cadence好难啊

airsmiler · 发表于 2011-8-29 21:43

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才学cadence，原理图的层次化设计不会啊，转网表转几次都出错了

cduestc · 发表于 2011-8-29 21:58

cadence的网表是很规范的，必须所有的原件都有封装才可以。而且必须DRC通过。

jesseliu · 发表于 2011-9-1 17:09

多玩几次就会了

rx_78gp02a · 发表于 2011-9-1 18:22

就一层薄薄的窗户纸！

wangxs_song · 发表于 2011-9-1 20:35

1. 所有器件必须有封装名，和位号。
2. 位号无重复， value无异常字符。
3. 新建的器件pin与PCB库中的pin名一致，SCH 的pin名无异常字符，注意GND，POWER管脚和普通管脚的属性定义。

这样就完了。没啥奥秘！

wanghanq · 发表于 2011-9-1 21:08

rx_78gp02a 发表于 2011-9-1 18:22
) _3 U3 v) N, Q5 C& s4 A8 Y+ t就一层薄薄的窗户纸！

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sharpcolin · 发表于 2011-9-2 14:33

难的才有技术

chende815 · 发表于 2011-9-2 16:59

我也正在学习，感觉原理图的错误没有定位功能，不是很好啊！

rx_78gp02a · 发表于 2011-9-2 17:20

chende815 发表于 2011-9-2 16:59
) f2 q- p# \: T: |$ \8 @+ w& `+ o我也正在学习，感觉原理图的错误没有定位功能，不是很好啊！

原理图有错误定位功能的！editor——>browser——>drc mark，前提是你要运行一次design rule check，concept hdl这点就做的非常好，运行DRC后直接有个浏览框，并且规则做得比orcad复杂的多

chende815 · 发表于 2011-9-3 12:44

rx_78gp02a 发表于 2011-9-2 17:20 # P: `6 y. f: }+ x. C, h5 `" z& Z& F
原理图有错误定位功能的！editor——>browser——>drc mark，前提是你要运行一次design rule check，conc ...

谢谢指点，没找到这个功能，只在下面的消息窗口看到错误，一个个找半天。

longzhiming · 发表于 2011-9-3 12:53

本帖最后由 longzhiming 于 2011-9-3 12:54 编辑

rx_78gp02a 发表于 2011-9-2 17:20
# j9 a n" \" U0 Z原理图有错误定位功能的！editor——>browser——>drc mark，前提是你要运行一次design rule check，conc ...

人家说的就是orcad你说到哪去了?

liuping · 发表于 2011-9-3 12:58

支持下

冰猴 · 发表于 2011-9-4 11:22

我也在学习，真的很难，有没有做过数、模混合电路仿真的啊？数字部分是用VHDL实现的，数字、模拟电路能不能在一个界面仿真啊？

airsmiler · 发表于 2011-9-9 10:06

冰猴发表于 2011-9-4 11:22 9 p9 Q; ? L8 g' q& x
我也在学习，真的很难，有没有做过数、模混合电路仿真的啊？数字部分是用VHDL实现的，数字、模拟电路能不能 ...

做啊，才上手导师就让画8层板，有一个Virtex_5的FPGA，4个专用ASIC

panjuan · 发表于 2011-9-9 10:11

airsmiler 发表于 2011-9-9 10:06 . d2 F" b: m# L# S3 U( [3 P
做啊，才上手导师就让画8层板，有一个Virtex_5的FPGA，4个专用ASIC

加油啊，赫赫，以后就会好的呵呵！

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