CPLD的状态机功能之一

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CPLD,FPGA这些器件，在我所知道的一般应用中，如地址译码，时序转换等。往往是伴随DSP或是ARM的端口扩展而出现，且DSP和ARM往往把CPLD,FPGA当成一个寄存器访问，因此CPLD和FPGA需要控制外围器件的访问时序 以便于DSP或ARM端访问数据的简单性。简单的说： DSP要某个数据，发送命令后等待中断，而CPLD 设计者需要了解外围的访问时序，然后按照时序操作获得结果，然后通知DSPl来获取这个结果。比如我目前正在边学习边设计CPLD + SPIF223A（IDE转SATA）来访问硬盘， 我要根据ATAPI6国际标准协议 在一定时序下，访问到SATA的数据。然后告知DSP，数据访问完成。
$ a! N( k5 p# X8 o: @; W8 `' |上传一个08年的英文书籍《 FPGA Prototyping by Verilog Examples》，器件是FPGA, 语言是verilog. 这是一本真正的适合新手入门进阶书籍。 可惜是英文。其他国内的书籍差！！ Q385157936  欢迎交流。
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