FPGA当寄存器一样，被DSP访问

lvben5d

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   请教，mainsysterm控制memory controler的时序，在CPLD中是否可以内部综合实现。memory controler只是连接外部SRAM的输入输出口，时序还是需要mainsysterm来控制。但对于外围DSP来说，是否可以不提供读写SRAM时序来获得SRAM数据，因为这样会占用DSP任务(开定时器来提供不同阶段的时序），我想这样处理，DSP访问FPGA就像访问寄存器一样（靠FPGA内部自动来实现读写SRAM的时序），DSP只需要放数据，接着设置读或写，然后等中断，等中断的时候，FPGA实现了访问SRAM获得数据，然后告知DSP中断发生，即数据已经准备在端口上了！always@*  这个*代表所有敏感事件，那么在memory controler里，改变敏感事件，从而自动触发下一时序？ 希望多多指教。

我的Q是385157936

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lvben5d

经过2星期的自学，此问题已经被我搞定。<FPGA Prototyping by Verilog Examples>这本英文书籍，值得新手去看。

juanc1234

厉害