找回密码
 注册

QQ登录

只需一步,快速开始

扫一扫,访问微社区

巢课
电巢直播8月计划
查看: 3068|回复: 3
打印 上一主题 下一主题

求助capture原理图导入allegro PCB Editor

[复制链接]

8

主题

62

帖子

-1万

积分

未知游客(0)

积分
-11991
跳转到指定楼层
1#
发表于 2010-10-27 14:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您!

您需要 登录 才可以下载或查看,没有帐号?注册

x
求助capture原理图导入allegro PCB Editor5 z4 Z. a+ U7 g" |7 m
    刚刚学习allegro,请问网表导入allegro PCB Editor时要怎么设置?导入网表之前要做些什么准备?( D6 p' @2 S3 ]( ?- T5 [
在原理图中我把原件的PCB footprint都填上了,跟allegro里面的封装名一致。其实令我很疑惑的是,仅仅
, |7 t# _$ v9 e是在导入网表前设置了网表的路径,却没有具体选择是哪个网络表,加入我的指定路径里有很多个网表,那
8 U1 P/ j; \" h7 a7 B岂不是很乱,所以我把原理图的名字和PCB 都取同样的名字,而且存放的路径都一样。但是都不能导入,我怀疑是allegro里要设置封装的路径,请大家指教,谢谢
& O) g" |1 M0 A* p/ L4 t下面是导入错误提示0 b9 Q9 `  q( O- Z; e. @8 ^
Cadence Design Systems, Inc. netrev 15.7 Wed Oct 27 14:42:35 2010
9 |0 R5 ^; u6 u(C) Copyright 2002 Cadence Design Systems, Inc.5 \+ ^! s' _2 O% g& y" Y  K
------ Directives ------
, R3 x6 X4 V" E6 Q+ }; \. ORIPUP_ETCH FALSE;- r$ X  u4 U- s$ ~$ Z1 Z, f
RIPUP_SYMBOLS ALWAYS;; b7 z/ C- M& {4 f4 Z7 V- a; E+ b
MISSING SYMBOL AS ERROR FALSE;
: i0 V) r3 o% e# \0 {5 d  ySCHEMATIC_DIRECTORY 'E:/Cadence/work/pad';
- H9 O$ ^( W1 A# S) K6 V$ SBOARD_DIRECTORY '';
7 }0 v* {. s2 \2 N& ^7 g! P7 UOLD_BOARD_NAME 'E:/Cadence/work/pad/MYDSIGNE.brd';1 M6 U8 y6 C- S. F- B- S. o$ c
NEW_BOARD_NAME 'E:/Cadence/work/pad/MYDSIGNE.brd';
+ R5 K0 n7 s& q2 SCmdLine: netrev -$ -5 -i E:/Cadence/work/pad -y 1 E:/Cadence/work/pad/#Taaaaaa03360.tmp( ]0 `) |# @6 v. }6 _
------ Preparing to read pst files ------# `0 N+ H  T$ @3 l) T9 y

& [7 O, Y8 @( Y0 N8 G#1   ERROR(24) File not found
0 Z0 A- y  q5 c2 G     Packager files not found8 E& }( H. W: o% K$ U2 N. g
#2   ERROR(102) Run stopped because errors were detected; l, l, Y" K( ]) x8 w
netrev run on Oct 27 14:42:35 2010+ o( A3 x6 i6 x) g8 w' B
   COMPILE 'logic'
* _3 w: S5 _. V   CHECK_PIN_NAMES OFF
  f9 P3 F; u7 ^* x; W8 @7 L   CROSS_REFERENCE OFF
9 C4 S, C+ z* S1 A; ^   FEEDBACK OFF0 }% }3 P7 s9 |3 Q3 w0 o# ^
   INCREMENTAL OFF$ @& C: a2 F2 o3 ?/ Z; G1 M9 q
   INTERFACE_TYPE PHYSICAL) e& X8 W; I/ T" a
   MAX_ERRORS 500& o2 q2 w& X- Y+ L" J# r5 x% ~
   MERGE_MINIMUM 5# c: e+ J( u" k6 Q
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
: [: O2 \' \3 q5 R. V5 @, s5 C   NET_NAME_LENGTH 24
, h( _1 Z1 `6 B! i! ], G   OVERSIGHTS ON+ A* L: }+ z5 u. R
   REPLACE_CHECK OFF2 G, F9 I+ D9 g& e% R
   SINGLE_NODE_NETS ON
9 ~$ L* w* j3 K+ G0 r5 b+ T0 D   SPLIT_MINIMUM 06 k& {# }: Y% v+ n7 E8 h
   SUPPRESS   20
, E& ]- d; Q5 R, `& a% ^; g( D   WARNINGS ON
0 I" }1 }- }7 E; g5 y5 g* A7 P. [  2 errors detected& B  g' K5 s# K3 U
No oversight detected
. `8 q! w* y' w( t' R No warning detected
$ s, v4 W3 G/ E: n9 L$ Gcpu time      0:00:045 l# S* R! J7 v( Y- @
elapsed time  0:00:00' }* V/ s; z, J! D  \; A* j
: I7 q. q' ]  u; i" `
分享到:  QQ好友和群QQ好友和群 QQ空间QQ空间 腾讯微博腾讯微博 腾讯朋友腾讯朋友 微信微信
收藏收藏 支持!支持! 反对!反对!

0

主题

43

帖子

1178

积分

四级会员(40)

Rank: 4Rank: 4Rank: 4Rank: 4

积分
1178
2#
发表于 2010-10-27 21:49 | 只看该作者
英文已经提示你,封装没找到

0

主题

43

帖子

1178

积分

四级会员(40)

Rank: 4Rank: 4Rank: 4Rank: 4

积分
1178
3#
发表于 2010-10-27 21:51 | 只看该作者
其实可以在capture生成网络表,自动连接到PCB

37

主题

433

帖子

2058

积分

四级会员(40)

Rank: 4Rank: 4Rank: 4Rank: 4

积分
2058
4#
发表于 2012-8-8 18:11 | 只看该作者
导入的问题还有点不明白...主要是没自己做过完整的流程
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

巢课

技术风云榜

关于我们|手机版|EDA365 ( 粤ICP备18020198号 )

GMT+8, 2025-1-13 02:36 , Processed in 0.056127 second(s), 31 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表