谁能看一下这个端接该怎么匹配？

cuizehan

这是仿真的电路图，上半部分是内存条数据线的拓扑结构。其中U19和U24带有120欧的On-Die Termination。
% I9 R; e/ `+ C. e3 n按这个图仿真，频率为400MHz，结果如下

/ C' y: N; r5 j6 T) J5 k可见信号质量还是蛮好的。
如果把TL16和TL14连起来，相当于分了一支到FPGA，仿真结果如下，
* N& |% }) S* M- i
FPGA端的信号（绿色）有两个特别明显的欠冲，谁知道这个是哪地方端接没做好，该怎么匹配？
" }6 T9 d( Z  r6 l

numbdemon

R12的电阻值调小一些，试试看60欧姆，最好扫描一下

cuizehan

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电阻从10ohm到1k，1M都试了下，小电阻FPGA端的信号幅度会比较下，大电阻FPGA端的信号幅度会比较大，但都是有那两个欠冲。

我把FPGA去掉，只用电阻端接，60ohm信号质量很好，接上FPGA就不行了，感觉FPGA输入引脚有容性或者感性负载，导致不匹配，
从这个图上能看出是感性还是容性的吗？是的话，该怎么匹配？
0 E& I, I- x) K
另外，你说扫描一下，有什么软件可以到吗？我用的是hyperlynx。

numbdemon

U26输入引脚的端接只能尽可能消除反射，但是引脚本身的寄生电容才是信号完整性的最大杀手。
, t3 \4 E* d6 U6 |你应该再确认一下时钟频率是否正确。如频率降下来可能会稍微好一些。
$ C) }) G2 [6 o还有就是要确认一下FPGA的这个输入引脚的寄生参数，是否能够对应于这么快的上升速率。如果不幸的话就得加个buffer了。

扫描的话么，你既然已经手动测试了10Ohm到1Mohm，那就算了。
. V# D; B  G3 J7 l" E0 q5 O

numbdemon

还有，再确认一下拓扑呢，我粗看一下，这个拓扑有点问题么

cuizehan

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高见！

这个问题背景是这样的：我自己做了一块板子，上面有一个FPGA和一个内存插槽，可以插内存，这个板子本身又是插在主板的内存插槽上，将主板的内存信号转接过来，一路传给板上内存，一路传给FPGA。控制线的频率比较低，200MHz，可以加一个register缓冲、隔离，但是数据线频率比较高，400MHz，没有合适的register，不得已才考虑这种T型拓扑。

! H2 q' d  `) B$ U8 m& K2 zT型拓扑要求TL14的阻抗是TL5和TL16的一半，这个我后来调了一下，效果没多大改善。

' X8 d" f' B0 O+ }  |& O; j我直接把U26和U24点对点连起来，发现信号还是那样。

! r, T0 `2 p/ i; P4 [看来应该就是FPGA引脚的寄生电容在捣鬼，不过这款FPGA是可以直接接DDR3内存的啊，而且最高可以跑到533MHz，开发板上都是直连的，不知道为什么仿真出来确是这样。
1 j/ r. _2 c9 ?我已经下了最新的IBIS模型，也还是不行，而且我实际板子上从FPGA读取出来的信号很乱，应该有很多判决错误，实在不行借个示波器来看看，信号质量到底怎么样。
3 X$ i! s7 N. K# [. R

numbdemon

如果可以的话传两个IBIS上来，有时间帮你分析一下

cuizehan

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当然可以，多谢！
4 U( G4 ?; s$ P* A3 ?; `$ U
1 R; }$ d. l8 Y! ~3 d. g$ Z这个图是dq3.ffs的截图，是ddr3内存条上数据线DQ3的拓扑结构，其中U1和U19是内存芯片，J1代表金手指。U1和U19的ibis模型为v48c.ibs，按下图选择

# q# w) S! F9 D+ Y; X. T0 x通过model selector可以选择DQ3的输出阻抗和On Die Termination，比如这个图上就显示输出阻抗为34ohm，ODT为120ohm，最高DDR频率为1066。
: B- x1 \& G: P6 J  H5 \我做仿真时，ddr信号的提供者也是用内存芯片，用同样的模型选择。
- f1 F0 `- W/ ]* ]& |$ h" OFPGA的ibis模型为virtex6.ibs，应该选其中的SSTL15**，可以选DCI的，也可以选没有DCI的。
' E7 T9 O: x0 p$ \* Z0 y" [, v7 ~

numbdemon

FPGA输入引脚的寄生电容过大，对于这个上升速率的DDR信号来说，很难改善的。要么就要降低器件的速率，比如降低电压什么的。
1 J" y8 G& V; |1 Q7 F6 D但是通过仿真来看还可以容忍(用SQ仿真，参数尽量理想化)，至少200MHz的时钟能凑合。
2 x$ k% P9 ~; n0 L- G3 @3 y

cuizehan

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多谢啊！
我就很纳闷了，xilinx出了这个fpga，据说是可以支持最高533MHz的频率，而且还有实际的开发板，为啥仿真出来结果咋就不行呢？

numbdemon

单负载应该没问题。
, O9 w: C+ `! G# L% W目前的拓扑对于FPGA端的信号还是很有制约的，要不你试试看菊花链结构，或许会好一些咯
5 @! L& R9 ?+ O2 d4 L: x) l

cuizehan

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5 h; n/ l2 E: s8 \/ T
- }7 L9 w, m% O8 A/ G* A; I6 q单负载是不是就是指，输入信号只给DRAM和FPGA其中的一个？
' h/ e3 @* d! N+ I7 M如果只提供给DRAM的话，信号很好。
如果只提供给FPGA的话，结果还是不好，有两个欠冲。
/ @3 E6 M+ l9 m" v5 r" H3 D, C

numbdemon

不会吧，点对点直接连在FPGA上的话，信号还可以的啊

cuizehan

, w& y% T+ X' J  Q  u回复 numbdemon 的帖子
  {: h7 A$ V9 q# g/ L  U打开FPGA的DCI


; m, T8 J, P4 b0 y! ?, l
& G  i. Q: Q3 K
4 S/ [6 Q: h9 F3 T串接15ohm电阻
/ a% C  r4 J8 \: _: O' Z


不开DCI，60ohm端接，串接15ohm
2 W+ S* G8 \# ]; M7 X


上面是我仿真的结果，最后一个算还行吗？可是还是有两个欠冲，而且上升下降时间都比较慢。

& O1 a( E0 b& K& `1 |3 b. v0 @不知道你说的点对点连起来信号还可以是指哪一种？
  r* ?$ p# f# B3 M7 y

liqiangln

主要是仿真的细节大家注意一下，根据楼主图的话，R12和U26之间应该加一段传输线参数，这样电阻是在整个链路的末尾，而U26是倒数第二个节点。
可以参考一下菊花链的基本概念。