FPGA实现PCIe设备时的一个问题【图已补上】

cuizehan

* c! P2 r, E9 r0 S, m; N
我用的xilinx v6-lx130t-ff783-2的FPGA，来实现一个PCIe设备，整个系统的结构如下图

8 N- }; K+ `* n( ?- [FPGA所在的板卡通过一根Cable连到PCIe转接卡，再通过金手指插到主机的PCIe插槽。

上图中只画出了PERST#信号的拓扑结构。
4 u* H5 S2 f! k8 g1 Y. ^

正常的PCIe设备启动过程如下图
  
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0 ~6 u) c& T/ K' g7 w6 w预期的正常情况是：
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         1. 设备卡先加电，因此电源一直处于稳定状态，初始时PERST#被上拉到高电平。
         2. 启动主机，在主机POST过程中，PERST#被拉低一段时间，使所有的PCIe设备复位。
         3. 经过一段时间之后，大于tPVPERL，设备完成复位，准备好传输数据，主机撤去PERST#，设备开始工作。
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但是现在的情况是：
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         1. 如果设备卡不加电，则主机能够正常启动。
$ p0 e0 m1 T9 J/ M. `1 s         2. 如果设备卡加电，则主机不能启动，显示器没信号，cpu、显卡风扇转速都很低，没有出现滴滴响声。
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  c( |/ n  C; `8 G# Y我通过chipscope抓取了PERST#信号，发现设备卡加电时该信号时高时低，持续时间都不会超过1ms。
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我做了如下分析：

9 J( R/ ^# i9 j. \) b8 |         1. 通过万用表测量，发现主机上所有的PCI、PCIe插槽的PERST#引脚都是相连的。
         2. 因此正是PERST#信号的时高时低，使得主机的所有PCIe设备都不能正常工作，包括显卡，因此显示器会没信号，进而不能启动。

3 E( i. T% f3 p! Q* \但是我不知道是什么原因造成了PERST#信号的时高时低，从系统的拓扑结构来看，当主机撤去PERST#的低电平时，PERST#应该被上拉到高电平才对。

图中的3.3V - 2.5V电平转换器用的TXB0108芯片，参考的是xilinx ml605的原理图，因为v6的pcie核PERST#要求是2.5V电平的。

cuizehan

把FPGA卡上的4.7K上拉电阻去掉后，问题还是存在

cuizehan

回复 1# cuizehan
+ G: n4 _( y; @3 }

    昨天发现是由于4.7K电阻的上拉能力不够，不能是perst复位为高电平，换成了470R的就可以了。

) d' Y) o% o: O5 x( a1 x( d5 ^但现在仍有问题，我把0R电阻换成了开关，
5 H* ^( B( `, X      如果设备卡先上电，此时把开关合上，由于主机还没有上电，此时perst被拉低，相当于对pcie硬核进行复位，把开关断开，设备卡上的perst被拉高，同时与主机隔离。这样就相当于手工复位。此时如果启动主机，一切ok，通过PCItree查看配置空间，发现BAR也分配了相应的值。
+ X4 v. R5 D. c      如果设备卡先上电，开关一直合上，然后开启主机，主机POST过程中会发一个perst的低脉冲复位所连的所有PCI设备，包括我的设备卡。这样主机也能启动，并且通过chipscope查看链路状态也一切正常。可是通过PCItree查看配置空间时，发现BAR为0，并没有分配物理地址。

: b( Y& C1 s$ i7 T% T! R% j一直想不通是怎么回事？
有谁对BAR的分配过程比较熟悉的吗？

lianghaouestc

正好  我也要做这个。
: J. Z5 A! \( G我用的是V5的。怎么联系楼主啊，需要向你学习。要不加我379805328  多谢