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[原理图] 编译不了???

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发表于 2010-3-9 20:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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  PORT( enable : IN STD_LOGIC;. \' w- t: W" G/ {
     datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
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7 U( t% E" a9 F5 x9 ?* gBEGIN
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7 w" u8 L: o# N' Z0 A+ R       IF enable ='1' THEN dataout <= datain;9 B  N6 {) H- I/ u* z: ~  c4 B9 l- I' d
          else dataout <= "ZZZZZZZ"; END IF;, }, X- q" V* h: \
END    PROCESS;6 ]9 g4 M1 u4 |6 T  l1 R! R, d8 I; |
END    bhv;
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编译提示:
7 r. w: I0 g" z7 zError: Top-level design entity "div" is undefined
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是什么原因,求救!!!!!!
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