Verilog语法高手请进。。。关于例化的一个问题。谢谢了！

text108

一下是对一个模块的例化：
/ ~- W" m: @$ B! t" p  K2 H' a" vm1 #(`UART_FIFO_REC_WIDTH) m1_inst(
. N6 [! P( W4 _" p. S0 J.clk(  clk  ),
& D/ {; i3 V5 k  y  }, {3 o   ..........
2 j, s# Z: f. E8 C. w);

7 m  ~  Q2 g  Z% p该模块中定义的第一个参数是 parameter fifo_width = `UART_FIFO_WIDTH;
8 C% \0 i7 r  v: ]* l+ o. p0 {! b5 E
在另一个专门的文件里定义了：
7 U, H$ \. u5 w+ y9 S# l`define UART_FIFO_WIDTH 8
`define UART_FIFO_REC_WIDTH  11
; r) ]: K1 ~8 k
* M4 T' G+ o3 U/ c一开始我以为#(`UART_FIFO_REC_WIDTH)的意思是延时那么多，方便仿真。。。后来觉得不对，不是延时，因为又不是在做赋值。。。

编译后看RTL图发现，该模块UART_FIFO_WIDTH的值全部替换成了UART_FIFO_REC_WIDTH的值，到这里我大概明白这里的用意了。觉得很奇怪，以前从没遇到过。。。

wwwww_11111

oo ,楼主这么一说好像我也遇到过啊，就是给替换了啊

shanweiling

我一开始看到师傅写的代码，也以为是延迟，一想应该不对啊，可综合的逻辑设计应该是不会出现延迟语句的。问过师傅才知道那是参数传递，也可以传递多个参数

z353664407

这个怎么传递呢？？？搞笑吧，如果你题目出错了的话，说是传递我信…………

elone

定义参数。。。