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在内层走线,通过via和外层连接,验证设计时,有错误。请问如何处理呢

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发表于 2009-12-5 14:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
layer 3 电源层走了两对模拟差分线。通过在走线上打通孔和layer 4的电容连接。但是在verify design/connectivity中,有如下错误。看起来pads不认为通孔和走线有连接关系。请问在电源层中该如何处理这两对网络?如何把通孔和走线combine在一些?5 D- r) S- Z2 f

& o# M! M8 [3 p& _+ B5 NIsolated subnets for: MIC_P
8 c, l4 h0 x3 t4 c+ q4 i$ g* H  i9 {
*** subnet # 1
, Y% f% A9 K( f4 K C8.1 VIA(746.31,200.61 L1)& y/ H0 v6 I" z+ J% v4 r& B7 N# G$ Q

( P+ \5 A  a4 |8 K4 F% @2 K: W*** subnet # 2
. G! u8 P3 P4 U: q0 H8 u; G* ^* z C9.1 VIA(654.5,200.23 L1)
- R3 S9 G) o4 z, K* p9 ~
) i6 \5 b; B1 G8 C! S& C*** subnet # 3( c! T: X) X& M* L
C11.2 VIA(375.38,199.87 L1)+ e/ y9 y% G. `5 f6 o

; k- ], f7 q- z. j*** subnet # 4
7 X; G. I! Q: Y$ W( T$ F# M" t4 K C10.2 VIA(285.46,200.63 L1), f  g2 e4 w  x

2 w" v3 R8 _: m  ~$ w0 s*** subnet # 5, j+ W" T, X6 P* H! Y2 [
U9.4 VIA(217.81,199.89 L1)
- c% I8 ~1 c6 ?2 E8 s: L. ~, D  t( t6 o" Q' P2 e: s5 h
*** subnet # 6! B" z- s; T( X
U1.21 U8.1 VIA(962.41,298.17 L1)
+ t$ z0 T7 [$ f) @, Q; _* I- \' S2 {5 I$ w7 ?- B' o. L) x
2 }. O9 Q7 u7 k2 i% u7 o, H
Isolated subnets for: MIC_N, B; M9 H/ X+ k8 c

! S0 W2 }( i3 Y; I, G8 l3 }- m*** subnet # 1
. z. z( i9 j' \! h4 N7 _3 E+ \ VIA(745.93,162.08 L1) C8.26 b1 V2 @2 K: l/ \/ h

2 W  o+ I" j. A. k*** subnet # 2( c! V) ~) Q7 P+ q" z* }' ~3 T, n
C13.1 VIA(560.05,162.08 L1)
3 T2 r& z. K5 G4 c4 r/ m1 E0 o3 E- Q4 M% L
*** subnet # 3
0 M2 n) U% ~1 M3 Y C12.1 VIA(468.62,162.08 L1)
5 Q/ ]% |4 }- x& r
& \8 F1 q) g2 u7 S1 e*** subnet # 4
' C6 a' G' C# d, F( x3 F- Z8 w VIA(217.81,162.11 L1) U9.5
0 W" z9 h6 A# x$ G: W
/ B/ L) e% Z! L*** subnet # 5
  ~( F' t$ z; b2 x% Z6 d C9.2 VIA(654.5,161.7 L1)7 o9 A- W5 x) o+ T" H
4 P7 {" Z$ R' {
*** subnet # 6
) o% k0 l$ Y& q, m$ g U1.20 U8.2 VIA(989.28,271.3 L1)  k2 F! w; |; s5 H4 l

7 A& N4 s: y2 `- W% W: \+ A& a8 |! E) p4 k& V
Isolated subnets for: SPK_P$ H1 F" y' ^$ O, @4 W) M

4 g* U5 K/ x1 K*** subnet # 1- n- d' v; H$ _( x; K6 S; G6 s4 S
C3.1 VIA(1598.36,416.91 L1). o2 H) E$ U  ?7 f
" q/ D9 B$ K3 w
*** subnet # 2
% J4 k+ S. i% L- |, Z C2.1 VIA(1693.89,416.67 L1)( k- B4 ~0 Z! w0 h! M! m7 ^
$ q$ V2 K2 N  `2 B
*** subnet # 3
9 k. }3 h0 \' c7 y8 [ C5.2 VIA(1961.57,416.66 L1)1 m! o& w2 u+ Y2 R  d5 Y

) Y3 L; n+ y  E& C0 @1 Z) P1 y*** subnet # 4
( X6 |3 X  \# O$ @4 I; S3 o3 E VIA(2052.77,416.66 L1) C4.2
& b# E* e7 Q' F9 @2 ?5 ?2 `, j" ]8 h' L! N0 M% Q; b
*** subnet # 5/ U$ \5 a' h  G  x
U5.4 VIA(2197.72,416.95 L1)% o! p0 g6 W8 x0 x+ Z: u, I

& U& ?. l+ K$ b9 }. V0 I' v*** subnet # 6
8 [( D) w" U! d U1.23 U4.1 VIA(1304.63,334.82 L1)
2 n. ?4 N  R" L& B3 g; y8 z
  z: W$ U% }2 f" r* y( o
% f6 {; ^8 h. RIsolated subnets for: SPK_N+ G% _# h' {, n6 O8 A. A# l
: C1 a# T0 x- V% f8 ?
*** subnet # 1
# |% I. M  l1 b+ a  z VIA(1786.78,379.07 L1) C7.1
, G! c7 L! X! v" P. \3 R1 B5 t) Q
2 e! I; Q6 B- O6 ~  k*** subnet # 2
6 ~7 P! s" j$ s# s* |, a2 @ VIA(1877.08,378.32 L1) C6.1
0 q8 U8 q6 }) ?% r2 b3 v: |  A) z* Q. V7 d8 C
*** subnet # 3% X( O! f) t2 P) O
VIA(2197.48,378.69 L1) U5.5
: P) P6 l: K) |2 N2 v( G. a( m7 J$ M1 ?
*** subnet # 4' L# D0 t* F( g: }* E+ y3 G
C3.2 VIA(1598.6,378.41 L1)3 ~) w8 X6 H  E% f9 ~( W1 k3 g( K

7 j3 c9 ~4 t2 H# ~& D, s1 F*** subnet # 5: W$ L0 O8 b6 I$ e$ Z
C2.2 VIA(1693.41,378.41 L1)
% ^/ q9 G  [% H1 a6 ^6 R% {' {; }- S. X( \1 J9 M
*** subnet # 61 |* A3 B- U2 p* c0 I
U1.24 U4.2 VIA(1331.5,307.95 L1)
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 楼主| 发表于 2009-12-5 14:34 | 只看该作者
回复 1# wangdaw 8 b; ~- P! v! t% j! a4 f+ A0 }8 o

. t- _: J0 l  t6 j$ L+ @) n
1 g7 }2 S( G! H6 t3 X- ?$ w0 R1 m   

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 楼主| 发表于 2009-12-5 14:36 | 只看该作者
如上图,PCB下部的2对差分走线和通孔。

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发表于 2009-12-6 13:34 | 只看该作者
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发表于 2011-9-6 23:32 | 只看该作者
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