关于FPGA时钟的问题？

anjingcoward

使用的是FPGA CycloneII ，外围50Mh晶振输出信号通过一个滤波器输出到FPGA的23引脚，
现有两个疑问：
1、是不是只要保证23引脚接收到的信号超过某一电平值，就被FPGA作为高电平接收，反过来，作为低电平接收，在这块，不用考虑所接收到信号（50M晶振发出来的）的波形的边沿是不是很陡？波形不陡也可以，只要满足电压容限就可以？
2、如果问题一的回答是“是”的话，那么电路中FPGA的47引脚输出25Mhz时钟信号（50M信号的分频）给AD使用，会不会因为因为波形边沿不够陡而导致AD接收的时序问题，致使AD不工作呢？

cxdzy

不知道时钟是如何分频的？我用过25M的输入时钟，经CycloneII的PLL倍频到80M输出，可以驱动DA和AD。不过用的是方波，没经过滤波器，一点经验，有用没用的仅供参考。

cxdzy

今天和单位做硬件的高手请教了一下，方波经滤波器之后成为类正弦波，与方波相比带载能力下降，有可能出现2中的情况，但信号经过了FPGA,这样就要看在FPGA中是如何处理的，如果分频时将正弦波转换成了方波，就不存在这样的问题了。