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本帖最后由 chenqinte 于 2009-5-30 08:42 编辑 ! h3 Q G$ m6 N5 @) Y
( V( z3 Y5 b' p# s" X0 t! t* I4 f
很简单的一个赋值语句:
& f7 B! h# q2 N2 G2 y4 j5 e1 \. \$ E temp_clk<=clk;(signal temp_clk:std_logic)
+ ^2 V- b9 J4 i! x0 _7 g它的时延会是多大;
7 l6 T0 b! ^" h) ]; Hprocess(clk). C; u/ y- ]7 k9 V: T
.........4 l+ U7 V: m: p& M2 T
if rising_edge(clk) then
% `3 f4 h! H& B8 b+ H temp_clk1<=not temp_clk1;
4 w W: J/ e: M( H: X2 E end if ;. [5 u$ s5 k1 x; C {
tclk<=temp_clk1;4 `; s( M) b0 z" q5 {
end process;
& l D. b: K( n: N: I2 v如果用该语句实现clk的二分频,那实际出来的二分频是在clk的什么位置上跳变;是在clk的下降沿跳变吗???(赋值语句有时延,肯定不会在clk的上升沿马上跳变)
; O) v8 D5 I/ _8 m- V9 L* g上面进程中,tclk与temp_clk1的时序关系又是怎么样的;
0 @3 T! i& P0 |! H1 m在学vhdl语言,碰到了时序问题,一直有疑惑,请大家指教,谢谢 |
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发表于 2009-5-30 08:27
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