【转】SDRAM 布线要领

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同步动态随机存储器（Synchronous DRAM，SDRAM）：是目前主推的PC 100和PC 133规范所广泛使用的内存类型，它的带宽为64位，3.3V电压，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。
双倍速率SDRAM（Dual Date Rate SDRAM，DDR SDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。 DDR不支持3.3V电压的LVTTL，而是支持2.5V的SSTL2标准
; C6 b  F4 f1 v3 r/ Z! n9 d3 S3 b& f（一）. 关于 SDRAM
( q7 b3 b+ X8 R8 p6 ]Pp芯片
( B" ~* e* a8 ~; I6 ?
1 A! g5 f8 b0 DSdram芯片
1 ~- E' g; u' m0 w5 O) e0 q
Data、Dqs                                                  
Clk0+/-                                                        
Addr、Ctrl                                                      
Sdram芯片

& C7 K/ B6 T# J- y+ aClk1+/- Fb、St                                    
Data、Dqs                                                  
1． 信号分组：我们一般把它分为六组
9 G! i1 j6 s3 u* b5 S  {2 G（1） Sdram_adrctrl(包含所有的地址和控制信号)
0 _; Y3 R: J( }! K9 R（2） Sdram_clk（包含所有的时钟信号：clk0/1/+/-，Feedback_clk，Startburst）
! k' S1 {) {0 s% d5 L9 g! O（3） Sdram_dqs_l（包含DQS0..3）
（4） Sdram_dqs_h(包含DQS4..7)
& I7 [1 \" z4 i/ f  Z; L（5） Sdram_data_l（包含DQ(0..31),DQM(0..3)）
& p% k9 X6 ]* A+ R$ L* U% W$ a（6） Sdram_data_h（包含DQ(32..63),DQM(4..7)）
' C. `# P6 ^0 m2 [$ V+ V2． 布局时应注意以下几点：
. D7 U- i( g/ t/ o* _3 p' u（1） 使用0402封装的上拉电阻
( m6 l" Z* [% n& c) ]; x2） 上拉电阻靠近SDRAM端摆放
（3） 每四个电阻旁摆放一对退耦电容，且第一个为Vtt to Ground类，第二个为Vtt to Vddq类
" s/ [" V& `  L5 j/ [（4） 退耦电容尽量靠近SDRAM的对应管脚摆放
- t: r+ V! U, s+ m5） 参考电压的小电容应靠近SDRAM的管脚放置
, e" z9 c& V! `$ l+ N# \, _- f1 @3． 布线时应注意以下几点：
（1） 间距方面的要求：
a) CLK、DQS信号与其它信号至少保持20mil以上的space
(b) DATA信号与其它信号至少保持15mil以上的space（DATA信号组与组之间也要有15mil以上的space），为了绕线方便，我们把DATA信号分为八组，分别为
8 t- Y! y; @- N8 b2 M: xGroup0Q(0..7)、DQM0、DQS0
/ ^7 P1 U5 ~# c- O- }Group1Q(8..15)、 DQM1、DQS1
Group2Q(16..23)、DQM2、DQS2
Group3:DQ(24..31)、DQM3、DQS3
Group4:DQ(32..39)、DQM4、DQS4
Group5:DQ(40..47)、DQM5、DQS5
/ }7 p; y6 D" z( B8 IGroup6:DQ(48..55)、DQM6、DQS6
2 x5 b7 j" }+ ]: }Group7:DQ(56..63)、DQM7、DQS7
- m" H- m5 `( S( N4 @: r(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space
(2)   长度方面的要求：
（a） 差分时钟对做误差+/-10mils
（b）DQS(0..7)做误差+/-250mils
% Q9 P$ L+ n* V/ |1 l$ f（c） DATA信号组间控制在+/-250mils，本身做+/-100mils
0 U. x) N2 U; {0 M% A3 G（d）ADDR信号与时钟信号控制在+/-850mils，同一信号的两分叉的长度控制在+/-50mil
3 @* {- p( v; o( A# U* c* ]# i" K（e） Feedback_clk、Startburst这两信号要等于DQS(0..7)平均长度加上CLK0/1平均长度，即 Length(Feedback_clk、 Startburst)=Average_Length(DQS(0..7))+Average_Length(clk0/1/+/-)
4．单线阻抗控制在50ohm，对于地址和控制信号，分叉点到两SDRAM（可能的情况下）的阻抗控制在60-65ohm，以确保阻抗的连续
7 B2 T% K: Z# A5． Topology
(1) 对于CLK、Dqm、Dq、Dqs信号
Driver

Resistor
9 e$ S/ c4 D& ^" a3 a$ A. g/ \8 D
' h! J1 X  ~/ Z) B/ Z; FSdram
0 [/ }  E: X: t
(a)                              
5 X1 p) P( O$ y' i/ e6 {) ]Sdram至Resistor尽可能的短
, D. F" m' M; N; H/ CSdram
5 @4 s8 Q0 O* b  s) K' B3 ?
3 u- E9 b0 r3 V# b6 R$ x) A% O6 }Resistor

8 u% q$ L: _/ Q5 p* s* Z8 r7 Z( p& eDriver
& u$ p( d4 W4 O' |
(b)                              
Resisor至Sdram尽可能的小于0.5inch
8 G) U0 O+ k: m$ l* t9 I(2) 对于Addr、Ctrl信号
* w8 R* U/ M4 C  Z9 Z0 d: xResistor
$ D7 b$ `& ?" S2 T5 n/ w" e
: r# x% w0 V" b$ ~2 w7 OSdram     
1 \) Y" S2 Z; X3 a) TDriver                                                
$ ]1 G- |% p2 ~" ?4 [; V6 NSdram

) y* J9 M7 _% X1 R' b2 qResistor

Resistor至Sdram尽可能的小于0.3inch
3) 对于FD_CLK、Startburst信号                                                                 
0 t8 Z2 ]/ V* \Driver
6 x# T% {) b- ~1 Y) e
Resistor
) u$ S0 I; g  x# R5 x
( _; M( V% e7 P! H1 m# hResistor

( @8 r( V+ s9 ^. W) ^6．布线要点：
（1） CLK0+、CLK0-以差分形式布线，抑制共模噪声
（2） CLK1+、CLK1-以差分形式布线，抑制共模噪声
  P4 s/ {" k# I（3） 同组DQ信号可以任意交换，以改善布线
4） 在同一SDRAM中，每两组信号可以任意交换，以改善布线
（5） 对ADDR、CTRL的Y型拓扑接法应注意将过孔放置在两SDRAM之间，确保两分叉的长度相同且短
（6） 同组信号相同层完成，同一信号若换层，要有共同的地回流平面，若没有共同地平面需要在换层处加地孔
（7） 使用0402封装电阻以节省PCB空间
9 Q  t# f! e% Q/ j/ ?! t( h8） 尽量少过孔
7．电源的处理
VTT用两表层铺铜处理，在其周边均匀的打一圈孔，0402封装电阻管脚处用走线接铜处理，避免两电阻间连锡，造成焊接不良；其它电源用平面层处理。
& \: C0 e( i2 a6 k1 d( w- t二）. 关于DDR SDRAM
Clock Buffer

" \1 N) d5 z4 M: I; s  m2 q! d                      Clk0+/-                 Fb                                                  
# Q) J( f+ _& f                      Clk1+/-                                                                        
Sibyte
9 Y+ O# `8 v, T4 b" @! A  ?$ k
0 b" I' v3 n. A( w; w3 V/ h! Q                      Clk2+/-                  Clk+/-                                         
                    Addr、Ctrl                                                            
1. 信号分组，我们把它分为三组
（1） DDR_A/C(包含Address、Control信号)
2） DDR_CLK(包含所有的CLK+/-信号)
2. 布局时应注意以下几点：
       (1)对于DIMMs，匹配电阻应靠近第一DIMMs放置
, k5 J& i9 o% t! y, S对于RAMs，匹配电阻应靠近Sibyte放置
5 w5 Q3 U1 y9 i$ P% x# d7 X(2)所有的上拉电阻摆放在最后一个DIMMs之后，每四至六个信号放置一个0.1uf或者0.22uf的0603封装的电容且靠近上拉电阻
3. 布线时应注意以下几点：
（1） 间距方面的要求
$ ]  o3 F0 o2 Z* A（a） CLK信号于其它信号保持4：1的space
& l2 i/ S- D1 S  e& \CLK以差分形式1：1的space布线
（b）DQ/DQS信号以3：1的space布线，与其它信号保持4：1的space（3：1（即线边缘与线边缘的距离）＝3X线到相邻地平面的距离），为了绕线方便，我们把DQ/DQS分为九组，分别为
Group0:DQ(0..7)、DQS0
Group1:DQ(8..15)、DQS1
& v9 n8 _, k5 {  Z3 q, n# u$ h# S

Group7:DQ(56..63)、DQS7
; A9 R1 p4 r8 u9 S! P& c1 pGroup8:ECC(0..7)、DQS8
（c） A/C信号以3：1的space布线，与其它信号保持4：1的space
（2）长度方面的要求
（a） A/C信号尽量短，但信号间需小于+/-1500mil的误差
（b）CLK信号差分对本身做+/-12mil，差分对间做+/-50mil的误差，且满足Length=SB..PLL+PLL..DIMM-PLL..FB
! ?6 X) U5 Z: Q: e$ H- a" dSB..PLL=Sibyte至PLL Clock buffer的长度
7 `7 c, K0 P5 Z4 ^  KPLL..DIMM=PLL Clock buffer至DIMM的长度
PLL..FB=PLL Clock buffer的反馈时钟长度
$ B7 y: f9 U0 J" g" G对于DIMMs
LongestA/C+6in<CLK<ShortestA/C+9in
0 j5 q8 X/ z' e2 @0 ~' @对于RAMs
8 Y" k1 M. V1 g4 h$ D8 c$ ]+ iLongestA/C+4in<CLK<ShortestA/C+7in
$ j7 D) f$ [+ N$ w: R# J（c） DQS(0..8)做 +/-400mil的误差
& s: k5 T% b4 ?8 w* k* w对于DIMMs@167MHz
2 I3 z2 I$ e" v# ?6 j0 Z0 f. RCLK-7in<=DQS<=CLK-1in
% F5 ~) Y+ v" r7 u1 J5 J2 l对于RAMs@200MHz
0 d* i: B. m- ]* F2 i5 A6 NCLK-5in<=DQS<=CLK-2in
（d）DQ/DQS信号组内做+/-50mil的误差
/ [  Q$ T/ u0 B! K2 E8 p( p7 V（e） 所有的DQ/DQS长度都需加上Sibyte的Pin内长度
4.   单线阻抗控制在60Ohm，差分控制在120Ohm
; o% S. r- C+ w0 ?% O5.   Topology
" p& E7 W9 T) Y) ^（1） 对于A/C信号
对于DIMMs              VTT                                       
8 r  c% r# s2 M3 B* o+ [% k4 TRpack
3 w( A9 G- `* L: m  y' ~+ `
% U1 }! p# ?3 |" {0 q- B; Y" ^% GSibyte

A/C                                            
对于RAMs

Ram0
Ram1
' F! C) D& ~& _+ F% R- g& uRam2

6 T) _; x+ |5 r- R( F( VRpack

& k% s' w# }9 r  t8 nSibyte

1 L) K: |9 L- k% q" y9 o/ _! U% W4 cA/C                           
Ram3                                                                 
# {; i% P9 l2 V* kRam4                                                                 
（2） 对于DQ/DQS信号
5 H' e  g4 k4 z$ k5 x& ^' z+ `Sibyte

( s# F. }1 O) P* e# Q4 G  A* X+ RRpack
8 p% T% a/ N$ [, v, C: `. Q  s# mDQ/DQS

8 ^( b+ }; N+ V  x  s+ f（3） 对于CLK
+ d; D$ i6 U) I2 I% k/ Z- D4 `Sibyte

" _; r9 p4 K+ R% A' J8 r5 SPLL
SB       DIMM
8 E7 L8 H" c' {: T& N2 l: lFB
# X. c/ N  i$ {# A4 h6 S6.   布线要点
3 e# M$ {7 r% P! [. K& R（1） CLK以差分形式布线，抑制共模噪声
（2） 同组信号以相同层完成，尽量不换层，同一信号若换层，要有共同的地回流平面，若没有共同地平面需在过孔处加地孔
（3） 使用排阻以节省PCB空间
6 o: \  d7 j3 l3 P8 i2 f" ^（4） 排阻到DIMMs用表层处理，尽量短、顺畅

hust_yojin

看了  不错

quaid_wang

帅哥，你这说的是DDR吧，不是SDRAM////

zcyxh12345

顶了，写的不错

cwfang

sdram有那么复杂吗？我觉得有点太麻烦了 不需要

cccccc32

顶！！ 写的相当详细具体，谢谢！！！！

cccccc32

DDR SDRAM是要按楼主说的去处理，不然根本不能使用，不过DSP或者FPGA外面是一片的话可以不做这样的处理，如果是两片或以上并联的药按以上方法处理。
# v8 g8 E0 t1 p2 n$ _谢谢！

Smitheda

值得收藏

yzyiyang

值得收藏

lisaliang0520

感谢分享 ！

marksman

恩，写的不错，

blackground

说说SDRAM啊？

天空的一片云

写得很详细，感谢分享

crhappy

是ddr的呢

peiqiangqiang

还没达到这种水平