I2C总线控制器的VHDL设计及实现

x6336297

entity I2C_CTRL is
port(
+ o2 L4 |# j+ d. F, z1 f$ Y2 D# w -- 系统信号
3 q& i$ r. T+ Y: z% i nReset: in STD_LOGIC;-- 系统复位信号端
; j& C4 h+ R+ ^2 C/ r8 H CLK: in STD_LOGIC; -- FPGA内部系统时钟端
-- 控制信号
ADRS: in STD_LOGIC_ VECTOR(4 downto 2); -- 地址线，3位(8个32位地址)
Din: in STD_LOGIC_ VECTOR(7 downto 0); -- 数据输入线，8位
/ a" b8 \+ i7 n. i Dout: out STD_LOGIC_ VECTOR(7 downto 0); -- 数据输出线，8位
  |. l8 @/ i& { nCS: in STD_LOGIC; --片选使能端
nWR: in STD_LOGIC; --写使能端
2 [# \: P" H. m1 V6 p8 d -- I2C总线信号
, `* d% N' Y8 ]# `2 G) r. L SDA: inout STD_LOGIC; --串行数据输入输出端，输出有三态
SCL: out STD_LOGIC --时钟输出端，三态输出
& L& O7 m+ l, d  C' o8 Y. E6 ` );
* Y9 s+ [5 |$ J. Yend I2C_CTRL;
  T# V, c! A1 c+ N1 q9 w6 x4 z
% ?; e5 s; z7 a1 Z

若风

SCL: out STD_LOGIC 所以这个I2C只能是master的形式吧？