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[仿真讨论] FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)

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发表于 2018-6-25 21:18 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 Quantum_ 于 2018-6-25 21:19 编辑 7 m* F8 m# O4 q( z, _3 L$ X$ J

. }; F2 q, p+ L/ G1. 第一次, 阅读SI 报告, 有如下几个问题.
% ?% n$ V; L7 H, J8 n# m7 P5 p    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)1 ^; z: z! _8 I6 n# ^4 \- d
    b. 图片2中, 所示的时间261ps 是指什么时间.
8 @2 I1 K8 E2 D( B2 _5 e  b3 j/ c    c. 为何图片3中的worst case 不是261, 而是324 ps?
' i1 ^* r/ `' B( p/ t9 W2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)
; c) X+ B3 a5 G+ O% e! b
: g* ~5 ~; {3 N! H8 u2 L$ ]$ U3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?8 N9 z! G' @/ |0 c; j
    a. 是走线长度有问题吗? 长了, 还是短了?
5 i, I. Y+ D2 ?" X! K; s* \    b. 可是, 我查看长度表格, 却是正常的范围.
5 o/ Z' ]: B) ^1 D# _' ^3 P    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.2 i- p. e' |; i
8 h3 k4 `' ]! i7 O0 G0 \
以上,谢谢!
4 }( f; e% ~! M9 ~- `1 g( V% W0 A& o/ c* m) X/ F) |  E

& V8 g$ h1 Q3 ~( y2 j/ h

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