|
Allegro Design Authoring 原理图工具特色:3 I' ? G" d# T0 k
1、完全层次化的设计方法
) w& ]$ i! a1 r8 \+ q- Z* W2、多视点(多个窗口显示相同或者不同的电路)
$ j- J; @( _6 }& s/ Y9 h9 u3、组件浏览和实体元件选择(具有过滤功能的物理元件列表)
3 C( K( U# W1 X4、项目管理器(统一流程管理,工具的运行设置)
2 d3 T1 ~8 Z+ h/ X5、层次管理器(结构管理)" e: t. @' g6 T" E; h6 A2 w5 s
6、直接从原理图生成层次化的VHDL和VERILOG网表格式
2 _3 @) g4 u. |4 Q7、Cadence SKILL 程序语言扩展支持# h2 c* m! R' F6 p* W7 k
8、所有的Allegro PCB Editor产品可以交互设计与交互高亮显示6 j+ G: i& W( w x) M; g% D) T
9、优化算法保证最少的元件使用
- O0 m, H( y) r$ r10、通过附加工具交互式的来保证原理图与版图的同步' ?5 d7 G3 w) y1 b- d: a, j6 f
11、生成标准报告,包括自定制的料单
; I6 ^: a5 l: X- `, G, O9 D" w12、TTL, CMOS, ECL, Memory, PLD, GaAs, Interface 和 VLSI 库2 p* T; I; w* U$ h
13、ANSI/IEEE以及常用符号( i/ I' _6 L4 k( f" \ O t
EDIF 原理图与网表接口特性:
1 b9 Q4 p, g H/ w- I1、支持EDIF 3.0.0标准
' [8 p) ~* ^ i7 _8 b* g2、支持平坦化和层次化设计
- v+ \2 u4 g/ U% k% U; O5 O" p3、所有SYMBOL库的转化4 m( ] g* r" _- T
4、支持的器件,PIN和对应的MAPPING |
|