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本帖最后由 Cadence_CPG_Mkt 于 2018-4-9 10:10 编辑
* M+ }/ w7 h* N! V. J4 B9 E$ z. Y* |' w+ R( o7 b, m# x4 S
▍本文描述了Cadence Sigrity™产品QIR2 的新增功能。
* F/ E( L% n9 m! U) E8 b4 q9 l' h
3 @% }# r( e j
1 w$ O8 D5 `1 r, S, hCommon Features 本节介绍QIR 2中多个Cadence Sigrity™ 2017工具共同的新增功能。 # u- M8 _, } j9 E% }
分析模型管理器 # R: Q$ o3 d }
AMM中列可见性的设置 Options对话框中提供了新的设置，使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。
; u3 z r$ v8 h; l- w) f; o
\: P' N/ E' |1 Z/ w ]
新的Tcl命令6 }, ], \. {5 e1 [' z5 n$ S
添加了用于搜索、删除库、查询和模型分配的新Tcl命令。
! @' C4 j( T& F5 Z* u转换器增强 本节介绍如下转换器增强功能。
. ~! N" T. M% h$ k3 w. W通用材料文件 Sigrity 2017QIR 2和Allegro 17.2 QIR 5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析，使用通用文件可保持更高的一致性，并确保更新的材料属性应用于整个组织架构中。 对传统文件格式的支持仍然可用。然而，如果Allegro数据库以新格式保存，则Sigrity应用程序将支持在打开Allegro数据库时找到材料定义。 material.cmx文件可以在Sigrity安装目录中找到 (<install_dir>\share\library\material).
; j) K9 v7 {2 \' x9 `* h$ x新支持的格式 Zuken CR8000 (*.sdf, *.stf) 和IPC2581 (*.xml) 文件格式现在可以在Sigrity应用程序中转换和打开。
# v) d- N/ | W3 _: ]PowerTree PowerTree在该版本中进行了以下更新。
( e4 N2 I& l' C, ] ; s) Q& m+ D( N+ ^2 r% [6 L# Z
基于工作流程的PowerTree增强功能 从这个版本开始，开发了一个新的工作流程，提取和分析，用户可以更方便地使用PowerTree。AC和DC模式均可支持。
5 O/ ]8 h: ]+ S( S, f2 J
4 m7 z- _& i* }' v N% v$ X& u
* q/ L: H% A4 s* S( F1 Z9 M' E
从Sigrity工具生成PowerTree PowerTree现在支持直接解析spd设计，基于SPD数据，获取连接的拓扑。此功能已集成到PowerDC和OptimizePI中。工作流程中已新增步骤Extract PowerTree In Design来实现此功能。
& P5 `8 S/ [ Z( n7 A2 s 注意：只可从SPD中提取元器件的连接关系，所有属性需要在PowerTree中手动添加 " A* G% i( T8 ?
支持器件级别连通器件和VRM/Sink属性) o# `6 I3 r7 F; @" v9 _4 a
在该版本中，可以使用元器件和VRM / Sink属性在器件级别设置模型。
) @) x; ~* q, I ; N" Z% L+ x: J$ P8 k' t
有相同模型的不同器件可能有：
3 O, t/ k1 Y1 ]" V+ _, s 不同连通信息 不同属性（如VRM电压、sink电流）
4 ?+ e% P; o* u+ g- l+ a
2 L3 a+ }1 F1 _6 q% e( ^" P0 S
PowerTree的导入/导出设置和选项
/ W: C5 J- l$ i* ~ 该版本中，PowerTree中新增了以下新选项：
1 e! B: y) Z v i - 起始器件的导入和导出选项（.csv文件）* ?# j2 u4 m+ @0 ]
; K/ y& o8 R/ L4 u" G在PowerTree中运行预布局AC仿真 在该版本中，您可以直接在PowerTree中运行AC仿真。: A* K1 |# ~/ Q) z- A
+ A2 _1 D8 c) k& d E, _
( ]! }" x' p0 C: J0 b. l+ P$ s/ I# L4 K- P
注意：运行仿真需要OptimizePI的license。 2 R/ _) e+ |2 H) c+ R+ R
PowerTree / DEHDL交叉检测支持 从这个版本开始，在PowerTree中选择一个实例会自动高亮并放大显示DEHDL中相应的实例。这个功能在DEHDL中也是一样的。
* K' e& a1 a/ e$ f' D
( G" H. W$ W* K3 n. w ~) q" {, G, Y- ?7 K/ o2 B
PowerTree的TCL支持
- Y% f. | O/ q2 j' W. F 在这个版本中，PowerTree实现了一些新的TCL命令，这些命令有助于自动化以及与其它工具的集成。有关TCL命令的更多信息，请参阅“TCL脚本参考”。8 v6 X5 N+ H/ N
* M/ T" H" s; d2 p6 j! ^1 P0 ^, x
生成HTML报告
# ?; ?7 I% p8 r$ X 从这个版本开始，仿真之后可以在PowerTree中生成DC和AC的HTML报告。
7 H9 ^) F; Z1 f# P
( a" {$ r$ Q( C* n0 d. j; V+ G
! U$ j8 k; E8 x5 E- n8 u
! [/ c" d: _* T; k; G
; e$ L* j* v$ i( D其它的可用性改进
& b) @. d9 y. m) ]( Q9 P 在该版本中，在PowerTree中添加了以下与可用性有关的改进功能：
( i3 U1 U h" j/ z 折叠分支的符号更大 4 I2 ?5 C' y3 o. X& P* h0 R# F! ?2 h, l
2 g+ x) m( m) |7 O: |. ^. _6 H; w( [/ \/ |
+ \$ M& _7 m8 E
# a$ ^7 x7 ]2 }9 J6 i/ b
新的缩放区域图标 % Y1 M1 I V4 s& k4 t# {6 C3 `8 @
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& M8 U- z7 u, V6 K% D
对去耦电容块的数据提示改进
( G' t) C# p0 k( X/ @
4 [! P) g* e' I; Z# E' A% w% \2 k: G& Q- Q) S3 v
走线检查改进 ERC - Trace Impedance/Coupling/Reference Check workflow可用于SPEED2000™,PowerSI, Allegro Sigrity™ SI, OrCAD Sigrity ERC。 本节介绍以下走线检查改进功能。
1 S. Q! H5 M+ DTrace Scaling 支持 Set up ERC Sim Options窗口中添加了Trace Scaling按钮。 L1 E9 r& P4 `) O: a" [4 U. k6 D' n
; e) z' y$ Z8 \, V+ i- h k T
对于trace scaling文件的格式，在“导入文件”窗口的Notes部分单击相应的超链接。信息会显示在Trace Scaling Format窗口中。
( q7 B7 v6 E. |# i s3 q$ q" p9 ?+ [" c; t I: O
随着走线宽度的变化，layout中会显示阻抗变化。
* \& Y0 u8 q+ N7 d基于网络的XTalk 现在可以通过在SRC SI Metrics Check中直接调用Level-2仿真来计算和报告基于网络的串扰。% H! C9 g, d% O/ J& O* b
- H2 _$ E) S4 \+ Z) T
2 g5 z" {7 f6 j( r& e. t! q7 D% e& y/ X
. `- P! f' O9 U, F欢迎您的评论！
您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。' x$ m% r, F* S
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发表于 2018-4-9 10:03
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