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2017年11月18日QA检查报告节选

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发表于 2017-11-20 10:19 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1.跨分割了
5 ~8 ~3 {1 Y5 }3 v, ?# V
6 D+ v1 N# f4 R! q  T
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 楼主| 发表于 2017-11-20 10:19 | 只看该作者
2.高压电源地做隔离9 x7 Y- C- R1 o5 H. B. K
; Z* A; A7 h2 {9 T  L

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 楼主| 发表于 2017-11-20 10:19 | 只看该作者
3.SDRAM没等长2 U$ l( h: j0 E) g" V' p( l

2 s! |6 _; |2 @

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 楼主| 发表于 2017-11-20 10:20 | 只看该作者
4.差分走线未按要求走线2 Z7 ]. d1 ]% q* n5 m* i# T% U, H0 l9 w
& l. M& l- ?+ K4 T0 l; D) I7 D

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 楼主| 发表于 2017-11-20 10:20 | 只看该作者
5.USB的ESD器件离接口太远了,布线先过ESD。
4 F$ F' u) O/ b ; v) v* [/ \: `7 A4 _3 h

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 楼主| 发表于 2017-11-20 10:20 | 只看该作者
6.有线在RF挖空区过了,参考层不完整1 }2 k1 K. f* @4 r
* _  y+ S" H. W2 v0 s

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
7.400V?没有按照安规做间距隔离* `) `, X0 c+ W8 v7 _9 }: @
4 |$ y9 E; F9 I7 b4 o$ y

点评

安规应该做多大隔离呢?  详情 回复 发表于 2017-11-20 21:28

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
8.封装库记性与原理图不一致
( W5 G* ~8 y9 q6 B7 I $ Z7 p1 q/ X9 u  j3 c- k

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
9.VIA的隔离盘太大,导致内层多处出现隔断,而且隔断区有走线# i2 b; R0 o. \/ n& c$ a+ H/ U! A
( c( n* I5 k2 w2 S" H& T7 s

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
10.等长处理
: {' w* n2 W( o, P
2 B+ n6 k: b; x0 @7 @/ T; T

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 楼主| 发表于 2017-11-20 10:22 | 只看该作者
10-1.等长处理
2 m3 x3 ^7 s9 s1 n" r . Y  V; l. ?3 T; d5 M8 y

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发表于 2017-11-20 21:28 | 只看该作者
EDA365QA 发表于 2017-11-20 10:21
; _3 U3 W! o# w: {7.400V?没有按照安规做间距隔离
- N% N8 Z5 {- H$ z$ P' N
安规应该做多大隔离呢?
) s$ Q& w7 t6 o5 l' ?
: v9 E7 `  P" U1 d' J7 `

点评

谢谢解答  发表于 2017-11-22 16:20
可以参考:https://www.eda365.com/thread-146811-1-1.html  详情 回复 发表于 2017-11-21 09:06

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 楼主| 发表于 2017-11-21 09:06 | 只看该作者
edapcbsyc 发表于 2017-11-20 21:28
' }5 n3 U$ X* G% j/ M/ ]$ x8 c8 J安规应该做多大隔离呢?

! |# g" c& d% p2 s可以参考:https://www.eda365.com/thread-146811-1-1.html
- z; @7 n0 j' Z, [

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发表于 2017-12-4 09:38 | 只看该作者
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