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原理图顶层设计问题

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发表于 2017-11-10 11:50 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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设计电路时候,由顶层到下层结构,用到数据总线,编译时候发现出问题。% o( m3 S! q+ T! x
顶层设计用到了总线方式,下层需要注意什么吗?
& t! f: d; A, a( d2 p0 N0 X, I

顶层设计.jpg (70.63 KB, 下载次数: 0)

顶层设计.jpg
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发表于 2017-11-16 17:07 | 只看该作者
仔细查看 项目 的项目参数中的选项

点评

是一张顶层电路图里面出现几个相同总线网络,其它的没有出问题  详情 回复 发表于 2017-11-24 09:23
业余,多多指正指教。

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 楼主| 发表于 2017-11-24 09:23 | 只看该作者
wanghanq 发表于 2017-11-16 17:07
; Q9 [4 X# p% z, K. h仔细查看 项目 的项目参数中的选项
  c, h$ G4 W1 A/ P
是一张顶层电路图里面出现几个相同总线网络,其它的没有出问题
: V& }% k; g6 V$ y, E& I& z4 ]4 Y

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