关于Verilog中always块敏感信号的疑问与讨论

Haiting32451

现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n)                 if(!Rst_n)begin 3 p" e/ W1 ]* k/ S  e                        复位语句;                 end                 else begin ) l0 ?+ P3 E) ?+ |) R0 ?                        语句0； & G. J' `# M. Z: A8 }4 o                end 然后如果我要在敏感信号中添加 上升沿条件1 触发，编译器就会报错？ 2 I3 I. R+ r) H4 j2 |% e9 T& l ' |) q( d) j  t ' E2 K1 b6 H$ l  g" Yalways@(posedge Sysclk or negedge Rst_n or posedge 条件1) ) V1 U0 L4 ]) X2 j                if(!Rst_n)begin                         复位语句;                 end                 else if(条件1) begin                         语句0；                 end # ^6 i' b. d4 T  c 6 K) b) ?! A0 _6 ^0 R, O " {, k. A6 b* A3 w! y是不是Verilog中，不支持2个 posedge？ 如果要这么做只能先用assign把信号连起来再写入敏感信号列表？

laurence

虽然verilog这样写没有错，但是考虑一下实际的触发器电路，只有一个时钟和一个异步复位是对边沿敏感的，你再添加信号就没办法综合了。