关于Verilog中always块敏感信号的疑问与讨论

Haiting32451

现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n) ; X3 |7 A9 W6 _' _' _; J0 |8 m                if(!Rst_n)begin                         复位语句;                 end                 else begin 8 g+ X; G# [4 ?# @                        语句0；                 end 5 c3 R9 S& |: S3 X7 _3 | 然后如果我要在敏感信号中添加 上升沿条件1 触发，编译器就会报错？ always@(posedge Sysclk or negedge Rst_n or posedge 条件1)                 if(!Rst_n)begin                         复位语句; & k: y* H  C- b0 o/ M% ?                end 3 W; Q: V1 {; f; L                else if(条件1) begin                         语句0；                 end 是不是Verilog中，不支持2个 posedge？ ; Z4 _  I: Q! {$ n1 Z6 Q如果要这么做只能先用assign把信号连起来再写入敏感信号列表？

laurence

虽然verilog这样写没有错，但是考虑一下实际的触发器电路，只有一个时钟和一个异步复位是对边沿敏感的，你再添加信号就没办法综合了。