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DDR3信号低8位与高8位的数据线走线等长问题?

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发表于 2017-7-16 12:23 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 way 于 2017-7-16 12:24 编辑 ' K/ k, y8 j# g" D. o' t+ [' ]

  p+ \9 \+ z$ c/ f原则上要求低8位与高8位的数据组11根线误差控制在25-50MIL.
3 m# y$ A4 a# J9 ~( ACPU与DDR3放同一面,低8位11根线走第一层都不打孔连接CPU,高8位11根线走底层各打两个孔走底层连接CPU。
; Z/ ?; d3 m3 v9 C- T1 C* Q板厚1.2MM,如果走线按25MIL等长控制,也就是说高8位的数据组线打两个孔后走线延长了1.2MMX2=94.488MIL,( f+ L" e& R9 U6 h9 Q, v' A, x: d
做等长时是否一定要考虑这个过孔的距离。" x9 s# h( D  r. N6 |! e% J
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 楼主| 发表于 2017-7-16 12:28 | 只看该作者
看了很多的DEMO及开发板都只是走线长度控制了,没有将过孔这个长度算进去,等长的目的是控制时序问题,不知道通过软件可以来对时序进行优化不?

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发表于 2017-7-17 09:25 | 只看该作者
你把过孔长度考虑进去当然最好,不考虑进去一会也不会有什么问题

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发表于 2017-7-17 11:34 | 只看该作者
把线长误差值做小一点,过孔长度就可以忽略了。

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发表于 2017-7-23 14:37 | 只看该作者
规律性强的可以考虑一下,通常不考虑经常是因为太复杂。另外Allegro的长度应该是计算了过孔的长度的。

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发表于 2017-8-1 15:26 | 只看该作者
把楼上几位说的汇总一下,我觉得就没问题了:* A' r1 v2 M5 ^8 b" A" E9 t% ~% {
1.ddr3的速率还没有高到需要考虑过孔延迟的问题,如果过孔延迟要计算,那pin delay也得算了;$ I/ C8 B6 q; d9 @
2.如果考虑了更好,allegro应该可以计算,pads不行;

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发表于 2018-1-11 09:21 | 只看该作者
看看
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