请教一个叠层阻抗的问题

suzhiyuan0418

第一：下面两张图片红色框中显示的阻抗是怎么得到的？
: C6 x4 a, F8 u6 @) W2 d2 G7 w第二：第一张图的几个走线叠层阻抗都是50欧，是怎么得到的？通常情况下不都是定好板厚，然后设置好相关叠层厚度，然后再通过调整走线的线宽线距来调整阻抗吗？为什么第一张图是先定好叠层的阻抗是50欧，然后再去算线宽呢？这样的50欧线宽都到8mil了。就拿ddr走线来说一般都不会走8mil的线宽啊。


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能不能帮忙解答一下疑惑？

谢谢！
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张湘岳

有没有更详细一点的文件,这个8mil不是指线宽,是说CORE的厚度吧

suzhiyuan0418

张湘岳 发表于 2017-7-6 15:33
% C6 K8 j+ v- j& j1 @1 g有没有更详细一点的文件,这个8mil不是指线宽,是说CORE的厚度吧

- t- N+ \6 P2 l/ r& p" n' ]( d, |下面图片就是资料上面的全部内容，就是不明白两个叠层右边所写的阻抗是怎么得到的。因为正常情况下都是定好板厚，然后设置好相关叠层厚度，然后再通过调整走线的线宽线距来调整阻抗。但是按照第二张图的话，每层的阻抗已经定好了50欧阻抗的走线是8mil，那样的话光DDR的走线都没有办法搞吧。
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hz20120501

可以通过调整叠层厚度来改线宽呀，为什么每个core直接都要用2张 2116，他这个资料中的阻抗是依据实际的走线算出来的吧，并不是是说那层的阻抗，应该只特定线宽（比如8mil）的阻抗

csw123

阿布诺

调整你的介质厚度， 当你线宽固定的时候， 板厂会通过调整介质的厚度  来控制你的阻抗。

bybo-g

稍微好一点的叠层其实是信号层在3/5/7/10这样会没有相邻层的影响，还有就是阻抗会比较好控制，另外可以调整铜厚，线宽和与参考层的距离来调整阻抗

liujian1987

看不到图

suzhiyuan0418

liujian1987 发表于 2018-3-2 07:53
7 E5 J2 y8 `. d: p+ E6 g$ ]看不到图

5楼有图。