2017年6月18日公益PCB评审报告节选

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发布时间: 2017-6-19 12:08

1. 数字部分和模拟部分分割不合理。应该在芯片的数字区域和模拟区域分割,保证两种信号的所有层面的完全隔离。; u* C% f3 d& m. x, x+ N

王开鑫55 发表于 2017-8-23 16:59

EDA365QA 发表于 2017-6-19 12:09
' s8 m& A% N$ t" u R; v8 g4. 接入的100欧电阻到FPGA的走线长度需要相等，走线需要加粗，芯片连接到电阻在到过孔。

这个不知道是什么原因要这么做，以前都没注意过这点

芯片有要求的. 发表于 2017-8-24 09:11

EDA365QA 发表于 2017-6-20 10:39

wangdalei 发表于 2017-6-19 17:36
; z) p4 P* D* k3 \0 T0 |* g* H封装少钢网是什么意思啊，封装做的有问题吗。

是的，正常的allegro软件的封装需要机贴的封装是要有PAST层面的设计的。

wangdalei 发表于 2017-6-19 17:36

EDA365QA 发表于 2017-6-19 12:11- ], f+ m0 l6 g$ z- k) k
8. 部分器件封装少钢网，开钢网时易遗漏器件。

封装少钢网是什么意思啊，封装做的有问题吗。

是的，不开钢网怎么上锡呢？详情回复发表于 2017-6-23 16:05

是的，正常的allegro软件的封装需要机贴的封装是要有PAST层面的设计的。详情回复发表于 2017-6-20 10:39

zyh610710 发表于 2017-11-8 18:58

学习学习

LiuTao166462139 发表于 2017-10-27 10:07

sketty 发表于 2017-6-23 16:05

wangdalei 发表于 2017-6-19 17:36
4 R) S% u8 C$ I" F' i3 \封装少钢网是什么意思啊，封装做的有问题吗。

是的，不开钢网怎么上锡呢？

Ellage 发表于 2017-6-21 10:44

好样的，学习了

lxz0708 发表于 2017-6-19 16:54

项目经过各位版主的评审，我投板就放心了。

pcb 发表于 2017-6-19 13:19

问题很多呀！

紫菁 发表于 2017-6-19 13:10

学习学习。

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