SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z

mengzhuhao

SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z

  A$ m& S+ ^& G) r+ x我这我用到的一个器件仿真模型
* W/ Q. o; W1 S" Y: h# _6 c但是为何数据线在读的时候是高阻态？

在我的tb文件里面
- _5 j: e0 U( h; v' b  Swire     [15:0] io_Sdram_DQ;
) Q+ X9 \+ h4 W! `9 q5 D我看器件模型里面有存储单位的设置
为何写如何的数据读出不对
' C9 r/ V. @4 {+ Q( T
" N9 {# E" I' R% V: K: o    parameter addr_bits =      12;
8 l( U$ P$ r! m, X! L+ b7 ~    parameter data_bits =      16;
; x6 _7 y7 d/ R3 h2 h% x0 `8 d2 S    parameter col_bits  =       8;
    parameter mem_sizes = 1048575;
    inout     [data_bits - 1 : 0] Dq;
( N/ e5 v# F* U. M1 `4 V/ y    input     [addr_bits - 1 : 0] Addr;
    input                 [1 : 0] Ba;
    input                         Clk;
  ~1 s3 K3 W1 o    input                         Cke;
    input                         Cs_n;
    input                         Ras_n;
( U/ f/ s& S2 f, g- p/ N    input                         Cas_n;
0 j+ \/ S3 U7 U3 ^* z; c9 n% `    input                         We_n;
: D, G8 n& i, m" e1 n    input                 [1 : 0] Dqm;
    reg       [data_bits - 1 : 0] Bank0 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank1 [0 : mem_sizes];
1 i3 U2 T! o! K/ L9 F    reg       [data_bits - 1 : 0] Bank2 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank3 [0 : mem_sizes];
; ~6 u2 g' O- d3 l3 Y0 H" E6 A........

zengeronline

inout类型的tb文件要这样搞
' r" Z2 g. Z+ J  r* ?, X/ x7 T3 ]wire[7:0] io_Sdram_DQ_wire;
) t) A' A3 ^& Z  T/ Ureg[7:0] io_Sdram_DQ_reg;
8 n: Q2 B; k- R# b* Rassign io_Sdram_DQ_wire = (~We_n) ? io_Sdram_DQ_reg : 1'bz;
7 e; k0 i% j2 M% d) K这样的话在We有效时Dq_wire上是要写入的数据, 在读信号有效时,Dq_wire由读出的数据驱动
  ^! |' J* G- i, D这个是方法,我也是在网上找到后按这个方法仿真双向端口的HDL文件的

mengzhuhao

为何在写的过程 列地址的第一位在最后给写成zzzz了？
4 i% P3 S: P% V7 [见下面的记录
列地址最大255

7 ^) U1 D. m7 O- g' R4 a$ S
.....
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215250.0 ns WRITE: Bank = 0 Row =    0, Col = 250, Data = 5959
. {8 K; v/ C+ @8 I7 i$ xSDRAM_TEST_tb.mt48lc4m16a2 : at time  215270.0 ns WRITE: Bank = 0 Row =    0, Col = 251, Data = 6868
% Y/ e8 o$ g$ C- o# g' pSDRAM_TEST_tb.mt48lc4m16a2 : at time  215290.0 ns WRITE: Bank = 0 Row =    0, Col = 252, Data = 7777
5 M' }' o: z8 ]SDRAM_TEST_tb.mt48lc4m16a2 : at time  215310.0 ns WRITE: Bank = 0 Row =    0, Col = 253, Data = 8686
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215330.0 ns WRITE: Bank = 0 Row =    0, Col = 254, Data = 9595
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215350.0 ns WRITE: Bank = 0 Row =    0, Col = 255, Data = 3434
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215370.0 ns WRITE: Bank = 0 Row =    0, Col =   0, Data = zzzz
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220915.0 ns READ : Bank = 0 Row =    0, Col =   0, Data = zzzz
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220935.0 ns READ : Bank = 0 Row =    0, Col =   1, Data = 8282
+ x/ w/ T! w% u( K  u2 xSDRAM_TEST_tb.mt48lc4m16a2 : at time  220955.0 ns READ : Bank = 0 Row =    0, Col =   2, Data = 9191
7 p! V$ z  [0 X( QSDRAM_TEST_tb.mt48lc4m16a2 : at time  220975.0 ns READ : Bank = 0 Row =    0, Col =   3, Data = 3030
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220995.0 ns READ : Bank = 0 Row =    0, Col =   4, Data = 4f4f
8 G+ J* O$ P! w# P9 Q9 L5 k+ V# }; jSDRAM_TEST_tb.mt48lc4m16a2 : at time  221015.0 ns READ : Bank = 0 Row =    0, Col =   5, Data = 5e5e
& t% V$ N8 a9 a2 PSDRAM_TEST_tb.mt48lc4m16a2 : at time  221035.0 ns READ : Bank = 0 Row =    0, Col =   6, Data = 6d6d

mengzhuhao

发现在仿真出来的波形在写与读的开始位置出有点不对劲见附图 那位用过类似器件模型仿真的说说可能的缘故

feihu612

能交流一下吗？告我你的联系方式吗
2 Q- M& P9 d$ s: r6 l8 J- G2 k