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DDR的的CLK需要比控制Address/Command、Control 长多少?

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发表于 2017-5-3 15:45 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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RK2918__DDR3的注意事项里有下面这句话:
# h5 q* T! d% ^0 _; `6 Q6 l据实测分析,CLK 需要做200ps 左右的附加延时才能与Address/Command、Control 时序对齐。所以,要求PCBLayout 时CLK 差分对应比Address/Command 、Control 长6 u: `2 y9 N7 U' z9 A" e* q: o
1000mils~1200mils。0 T" c; w' g+ X- u' Z* g* C
CLK需要比[size=14.0000009536743px]Address/Command、Control长多少?也有很多资料中并没有提[size=14.0000009536743px]CLK需要比[size=14.0000009536743px]Address/Command、Control长的要求,大家一般怎么做?
' v. I' i! u$ r) g! i: P) m& d, q) H" @: ^5 G7 f/ j
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这个家伙很懒,从来不写个人签名。

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发表于 2017-5-3 16:10 | 只看该作者
芯片有设计要求最好按照要求来

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发表于 2017-5-3 16:15 | 只看该作者
对应的芯片layout设计要求有约束规则,照着来就是,算时间不一定准,芯片内部还有封装延时

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发表于 2017-5-3 22:49 | 只看该作者
按照芯片的datasheet来,不同芯片要求不同

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发表于 2017-5-4 09:21 | 只看该作者
按照协议来

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 楼主| 发表于 2017-5-4 09:51 | 只看该作者
本帖最后由 fengyu6117 于 2017-5-4 09:54 编辑 * E  }2 d' |  s9 v, I3 K
3 S, g  a5 p  H. o9 d3 j
有些芯片没写这个要求怎么弄,之前有做过没有加长的要求。

点评

你都做过了,那就按你做的来啊 一般就等长  详情 回复 发表于 2017-5-4 13:53
这个家伙很懒,从来不写个人签名。

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发表于 2017-5-4 13:53 | 只看该作者
fengyu6117 发表于 2017-5-4 09:51
* B  k3 M9 G) c# h) e0 M5 ^( T( L有些芯片没写这个要求怎么弄,之前有做过没有加长的要求。
' V' O* u$ x' B7 D8 f/ v+ l
你都做过了,那就按你做的来啊! b; L: a4 |7 l6 b" F
一般就等长1 l9 L1 k" R3 r- G& a

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发表于 2017-5-11 12:25 | 只看该作者
先按芯片要求做,没的话,建议线走短点
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