导入新网表后差分对变了

Lora · 发表于 2016-12-19 16:15

您需要登录才可以下载或查看，没有帐号？注册

x

本帖最后由 Lora 于 2016-12-19 16:25 编辑

原理图就改了两个pin的引脚定义，PCB editor 中导入新网表后，规则里设置的差分对有些变了，是什么原因，有没有遇到的同志，怎么解决

yangjinxing521 · 发表于 2016-12-19 17:04

重改一下。。。

Lora · 发表于 2016-12-19 17:10

yangjinxing521 发表于 2016-12-19 17:04
9 D5 w: |: S" J; P) \% D重改一下。。。

有好多呢，改的好累呀

980155498cai · 发表于 2016-12-19 18:26

网标导出之前有一个选项你勾选一下，在setup下的ignore Electrical constraints勾选就好了

Lora · 发表于 2016-12-20 13:21

980155498cai 发表于 2016-12-19 18:26
, S2 [9 [: x$ {1 |网标导出之前有一个选项你勾选一下，在setup下的ignore Electrical constraints勾选就好了

试了也不行

980155498cai · 发表于 2016-12-20 15:52

Lora 发表于 2016-12-20 13:21
( V; O% K3 C% X! T* J6 p试了也不行

啊，不会吧

xxlljj · 发表于 2016-12-22 11:33

记得PCB里的约束条件是可以导出的，你试试先导出再导入呢

Lora · 发表于 2016-12-23 09:47

xxlljj 发表于 2016-12-22 11:33) {1 r8 P- G- U1 Q
记得PCB里的约束条件是可以导出的，你试试先导出再导入呢

试了下，真的可以，感谢感谢

zuoanwind · 发表于 2016-12-23 11:19

xxlljj 发表于 2016-12-22 11:333 V3 s5 D! a* }4 T: A# W; ?
记得PCB里的约束条件是可以导出的，你试试先导出再导入呢

这个好

		自动登录	找回密码
密码			注册

推荐内容 /1