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简单列一下SystemVerilog 2012版的新特点: z7 ]. K) W$ {( k# p5 Q. v9 D2 X
IEEE 1800-2012 additional reserved keywords:3 r5 u5 Y6 X5 |* C* `0 _- w7 V
implements (又加入了一个java属性，支持interface class多继承。说SV是Verilog+C++的都是没学过java的，SV分明就是Verilog+Java，参见为Java在SystemVerilog中的原配地位正身)5 W6 |* }+ r3 T- {' A
interconnect (这是一个挺有趣的东西，实用性有待考证)1 \& N! v3 W. K" `; Y
nettype (相当强悍！)- J: X3 Q2 @' b5 g
soft (终于有soft了啊！！！学过e的同学仰天长叹的有木有)
: |8 d: t- O2 X- V, W; \7 P& l9 f5 g) r" Q) H4 q. B9 y3 t g
4 T `. q: j; Z- E; s, Z
最新的SystemVerilog语法参考手册9 f3 H9 s8 G: n9 T0 S" C
- [; H, Y" m) Z/ @( t. I
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发表于 2016-5-9 11:52
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