DDR3_DQS0_P不是单向的么?是只由控制器产生的信号吧?

zsuhh

为什么在Hyperlynx DDRx Wizard的仿真中, 会出现由DDR3到控制器的仿真结果, 还fail掉了,如下图:
3 g5 X) d/ l) `: D
3 a/ a1 t1 j& X/ }4 e+ \, Q, t
同一行的错误定位在:
4 n- Z. h5 N" ]  ?5 J3 W

cousins

dqs/dq有write和read cycle
. U: q6 r* |8 @$ o% y6 r源同步一定要有strobe和data才行。
5 Z/ N" T1 E/ v2 @不要把strobe和clk搞混了。clk是只能input给dram。
1 ^- t/ W+ D6 s7 L' ~0 K: J  `write下dqs to clk时序要求为tdss tdsh
read下 dqs to clk时序要求为tdqsck
8 P. T) n+ G7 n/ U/ m& U+ C

zsuhh

完了,我那个仿真fail的问题,是不是影响很大?