AC耦合电容组装结构的优化

mosman

% D# E" J3 G7 F5 Y6 DAC耦合电容组装结构的优化
在高速串行链路中，为了让工作在不同电压下的发送器和接收器能够连接(也许是为了不影响各自buffer模拟电路部分的静态工作点)，需要在通路中加入隔直电容，但是隔直电容自身和焊接电容的焊盘会给通路带来阻抗的不连续性。这在设计中都需要仔细考虑，也需要考虑电容是放在发送端还是接收端的问题
8 d5 @, Y; F$ [! {. [$ j
4 z* `" u% p2 F* ]5 ~* p4 o8 U7 n一个典型的通路作为实例来研究这个问题
; s( [/ a6 A' J9 i* l# d

其中电容的模型是C=100nF,ESR=1mOhm,ESL=100mn


7 N' I: ^- k" C2 n. b# b2 l
! }) }* u. m9 p/ Y* Z9 `当信号传到AC电容处，由于焊盘的面积和电容两端的引脚比较大，这个地方的寄生电容必然很大，最终在TDR图上对应地显示出阻抗偏小。为了让阻抗连续，减少寄生电容，可以在电容的下方将参考平面掏空，如下图

, `2 z4 [3 v0 N/ J" L( K' U
( ^2 e8 c/ z. Z+ U( N
- V' l* ]  q$ W! }8 x, \- ^将修改前后的电容结构分别做3D电磁场仿真：
0 ?: @/ v7 [, \% ~一、回损
1)没有掏空
8 ]) Y  ?+ I8 X' U2 L9 a
+ g; R" U5 q; J" @& W9 y2 |/ s3 F

6 x* ]: d0 ], t6 c2)掏空

" |, b$ ^& i9 l

% `0 R4 ~  m1 x; K2 `掏空之后，无论是S11还是S22，都要比原来的改善很多，回波损耗在-30dB以下，这在实际的通路中的响降到最低。从S22>S11可以看出靠近电容的端口回损要大，如果要降低反射，可以将电容放在离发送端远一点的距离上。
5 x6 ~, B4 ~2 T+ T2 Q9 N% w
二、插损
1)没有掏空


2)掏空


; N( l, h& u8 W* B* G5 [  @电容造成阻抗的不连续带给插损的影响很小。

7 r6 Q' g, p9 l* {; R. u2 I  {三、TDR
用前面3D电磁场仿真得到的S参数对这两种电路做TDR分析：
1)没有掏空

4 u# o% I1 R, I+ ?1 M1 b9 X+ X
1 V* g1 v" P) n2)掏空
6 i/ @- H* T/ }$ o. L

可以看到未掏空之前阻抗的不连续点很明显，掏空之后的阻抗十分连续，几乎看不到任何的不连续了
类似的掏空处理方法还有很多地方可以用到，如大的QFN焊盘下方， DDR4内存条金手指 的信号参考平面。
掏空区域的大小要根据软件仿真得到，不能一概而论。

! a/ R- K$ H0 b' C
; v1 s) d  L5 R* q+ G) a* E3 [

! i" O& `& L" j1 p8 z1 y
' i, E2 f" [, V/ f, l  q. {

garfieldboys

好文章。大神，掏空区域的大小你是如何优化的，可以分享一下吗？

梦醉人生

很好的分享，学习了
3 N  A. T+ k. h

中臣

好文章，頂一個！

hanbingchong

不错，好文章， 学习了。

若华110

garfieldboys 发表于 2016-3-9 17:03
4 M3 ^0 C$ g  x( R- A  R好文章。大神，掏空区域的大小你是如何优化的，可以分享一下吗？

3 i% q; {! s+ J3 N) Y$ B2 L2 @% N 此问题值得继续对比 仿真
/ _- d) {+ l, ^

tanghao113

楼主好文