DDR3 跑1600M 差分CLK有最短走线长度要求吗？如最短600mil

qingshanke

如题
& r5 K# n, t3 M& h: c6 A, J) C' ]

Head4psi

可能會有問題，但不是必然，與 DQS 有關係，也與 DDR3 Controller 有關。

Coziness_yang

高速信号的传输线都有最短走线问题，因为传输线太短，阻抗不连续，会在这段不连续上来回反射，这样信号质量会比较差，线长大于500mil以上，反射回来的信号会在这段线上损耗掉，不会来回反射。

qingshanke

Coziness_yang 发表于 2015-10-28 19:51
高速信号的传输线都有最短走线问题，因为传输线太短，阻抗不连续，会在这段不连续上来回反射，这样信号质量 ...

+ w$ `# e9 O; y7 ^  U  A5 C现在是走线CLK只有420mil的样子，但包括pin delay的话有600mil以上，不知道这样符不符合要求。手册上是600-1400mil
8 }1 y/ `" `2 `9 R8 {$ `% k+ p

cousins

有最短要求。根据controller和ddr共同决定。
& x1 o4 k( W: P7 y: E# k0 U你要满足时序要求，太短了对其他走线设计有很大难度，如，dqs，dq，addr，cke，csb难以做到合理的长度差，特别是两颗以上走菊花链的addr。
同时你还要考虑散热以及电容摆放的位置，所以600mil以上会是一个不错的选择。这个600mil不包括pin delay。

qingshanke

cousins 发表于 2015-10-29 09:12
. n0 E& U  k$ ]5 w有最短要求。根据controller和ddr共同决定。
你要满足时序要求，太短了对其他走线设计有很大难度，如，dqs ...

! k: o& N3 b  |! o% n: o% p这个是单片的ddr，所以线长是满足要求的，电容散热评估了下应该也ok

cousins

qingshanke 发表于 2015-10-29 10:00
5 c1 r9 e7 k( F2 K3 q3 I这个是单片的ddr，所以线长是满足要求的，电容散热评估了下应该也ok

满足线长要求就可以。
% O& p% m" d5 p$ ]" P那么clk你只要满足design guide 的要求就没有问题。
说句题外话：即使你不满足design guide的线长，只要做了仿真，确定时序裕量没问题，就不用担心。
& b5 g6 `& U7 ^- b' N% v- f至于ddr3的反射，振铃,单颗DDR，有合适的odt不会有很大的问题

qingshanke

cousins 发表于 2015-10-29 10:06
满足线长要求就可以。
那么clk你只要满足design guide 的要求就没有问题。
说句题外话：即使你不满足de ...

保险起见，还是绕到600mil以上吧。。。
) A+ g* P! Q, [& j; P4 h

Coziness_yang

qingshanke 发表于 2015-10-28 20:28
' u' |# ^2 P; c0 _! b$ T现在是走线CLK只有420mil的样子，但包括pin delay的话有600mil以上，不知道这样符不符合要求。手册上是60 ...

我所说的500mil是从信号的角度来分析，因为传输线太短会引起信号的来回反射。

Head4psi

Coziness_yang 发表于 2015-10-30 20:59
# |# o2 o  R4 Z1 A我所说的500mil是从信号的角度来分析，因为传输线太短会引起信号的来回反射。

為什麼 "传输线太短会引起信号的来回反射 "  呢？你確定你這樣的想法正確嗎？
3 q% a- U; D/ j& `$ S7 m

會反射是因為阻抗不匹配，而不是互連線的長短。
1 \5 j. L' i: ~9 U9 p短的互連線反而比較不會有信號完整性問題，樓主的短走線設計
若會出問題則是時序方面的問題，不是传输线反射的問題。
5 W( w5 n" b8 R5 p2 X: P8 j; \( U! O

Coziness_yang

Head4psi 发表于 2015-10-31 08:21
為什麼 "传输线太短会引起信号的来回反射 "  呢？你確定你這樣的想法正確嗎？
...

由于连接器处阻抗必然不连续，那么信号会在CPU与连接器处来回反射，如果线长太短，从连接器反射回来的信号没有损耗掉，继续从CPU端反射到连接器端，这样就会形成二次反射，但是线长够长的话，信号从连接器端反射到CPU的路径上被损耗掉了，那么就不会再形成二次反射。
之前可能没有讲得太清楚。
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