DDR2/3设计疑问

None_feiyu

最近在学习DDR2/3的设计，遇到了些疑问，还希望热心的网友帮忙回答：
  I, {$ w6 Y, c) z! p( T1、fly_by拓扑结构中，地址时钟命令等走线需要上拉端接电阻改善信号完整性
0 n8 o- G( t+ U     疑问是：地址命令等端接电阻上拉到VTT=0.75V，然后时钟CLK通过电阻电容耦合到VCC_1V5？
" y( y5 s6 x' d3 o2 J" U: V% O                   为什么这两种端接上拉电压会不一样？
  N! C4 T3 h2 M1 v+ @
$ @5 Y" y( W6 ]; Z2、假设在实际应用中我只有一个DDR2/3，那么意味着是不是可以可以直接点到点的拓扑就好，不需要端接上拉电阻了？
. }* w% C; c; \7 |' `
) Q' X9 z8 I7 x/ J. C; C1 b$ G以上。

菩提老树

是否需要端接要看你的具体设计，如果是点对点的，很多时候是不需要端接的。对于上拉到0.75V，这个问题主要是由于你的总线和芯片设计的原因。

None_feiyu

菩提老树 发表于 2015-10-13 12:44
是否需要端接要看你的具体设计，如果是点对点的，很多时候是不需要端接的。对于上拉到0.75V，这个问题主要 ...

谢谢菩提老树。也就是可以理解为假设具体设计为ARM+DDR2（单颗），那么对于地址命令等在设计时采用点对点拓扑就好，可以这样吗？如果不可以需要从芯片手册中确认哪些信息才可以这样做呢？

0 q8 `7 @) J1 B2 N

菩提老树

可以。但是要看看是否满足你的信号完整性，比如电气特性、时序。

阿斯兰

这种情况得看你的DDR手册和给的参考设计，不同厂家的DDR会有不同要求，总体原理是一样的
上拉电压不一样，看下端口的定义，会有解释的
1 s0 F- O/ }* g单个器件也是需要上拉的
4 u! a7 Q, }/ t) S, z$ B9 X9 e9 A
- f! Y3 l% w: `$ X- `

flywinder

按照参考设计来做不会有问题

None_feiyu

flywinder 发表于 2015-10-13 14:36
! e  O8 ^; f: u0 X按照参考设计来做不会有问题

谢谢flywinder。
5 m) E  J3 i4 i目前手头上面没有参考设计，如果有，也不会想这么些问题了。

None_feiyu

阿斯兰 发表于 2015-10-13 13:42
这种情况得看你的DDR手册和给的参考设计，不同厂家的DDR会有不同要求，总体原理是一样的
% n: y! ]3 c! ]4 G上拉电压不一样， ...

谢谢 阿斯兰。好的，我去看看有没有类似的I/O端口等效电路，看看是否能够找到合理的解释。谢谢！
1 U. @( C+ X9 I

None_feiyu

菩提老树 发表于 2015-10-13 13:16
可以。但是要看看是否满足你的信号完整性，比如电气特性、时序。

9 C3 V2 E& q9 ]6 b# R( L: |5 S谢谢。
我觉得还是要学会仿真才行，只有得到量化的数据了就不会担心这个担心那个了。
* i8 P6 H" g9 k: N5 g/ m2 \% O

wangshilei

我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能

None_feiyu

wangshilei 发表于 2015-10-13 16:54
! K: Y( U% h7 w6 h8 T0 p/ D我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能

) R4 f& n- Y* c谢谢 wangshilei。
问一下你的DDR2的是采用星型拓扑吗？通常一般是有几个DDR2。

deutgao

wangshilei 发表于 2015-10-13 16:54
我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能

也就是地址/控制/命令信号会加末端匹配。数据的使用ODT