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[仿真讨论] DDR3仿真,基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

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发表于 2015-4-20 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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向各位大神请教:
2 U5 Q' `' k/ n' Y: v1 c5 x" ^+ A! [% |) A1 k
假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范,PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型,由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。
, P1 b. ]8 y5 g( w+ E. |  U- l1 ]  e. f
问:基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说,对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用,谢谢!: m$ {9 g8 r" D, m; M/ H' W
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 楼主| 发表于 2015-4-21 13:14 | 只看该作者
菩提老树 发表于 2015-4-21 12:47
+ U/ V/ ]) l' `+ Z* }5 O. g如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异
3 y7 [: Q6 i5 U
解答的都是各大版主,真是受宠若惊,碉堡了# T2 B" i' d# j) M( |

% q. |9 t' q. i* Z- ~我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。
/ p; S  B  P# D& c
% B" [0 _, q% g: e: j例如A、B两家的SOC都是双核的CORTEX-A9,市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下,采用A公司的布局布线约束规则。
" a! d7 K( D+ |( P. S, o9 R8 F  p8 \  L0 N% {
小白莫怪,欢迎拍砖。. U7 {5 X+ H9 K7 \

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说明各大版主平时工作都比较闲 DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装  详情 回复 发表于 2015-4-21 16:22

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发表于 2015-4-21 16:22 | 只看该作者
xfire 发表于 2015-4-21 13:14
. e0 z! |8 `$ v$ k/ }; J0 G解答的都是各大版主,真是受宠若惊,碉堡了' T6 b" b# d, Y) ?9 V: n1 [' P/ A2 v

9 k- @  R6 L9 t( N我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿 ...
; m+ C0 v) R4 f+ L* E
说明各大版主平时工作都比较闲$ y+ k& y% l) C  B% Q
/ b) R7 q3 O( ?! G
DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装形式是否一致的问题,二是时序余量严苛,些许差异可能导致不同的设计指导意见。
3 }8 V8 b4 k6 r: Z. }

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cool  详情 回复 发表于 2015-4-21 17:01
手机充值就来 http://ede8.taobao.com

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 楼主| 发表于 2015-4-23 09:38 | 只看该作者
www860077 发表于 2015-4-23 09:30
6 ^# y& J7 Z9 r* Q要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些 ...

, k8 V7 V9 k& q- c: c5 [6 H赞      

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发表于 2015-4-20 15:03 | 只看该作者
楼主,有个东西叫JEDEC..

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不太懂大神指的是啥意思  详情 回复 发表于 2015-4-20 15:43

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 楼主| 发表于 2015-4-20 15:43 | 只看该作者
shark4685 发表于 2015-4-20 15:03" r. ^0 P7 j. A( G3 U
楼主,有个东西叫JEDEC..
8 _6 n: n' z& y0 L) ]. @
不太懂大神指的是啥意思) X6 f% a, @. _8 {. D/ _

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发表于 2015-4-20 16:04 | 只看该作者
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求

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谢谢大神  详情 回复 发表于 2015-4-20 16:19
新年伊始,稳中求胜

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发表于 2015-4-20 16:15 | 只看该作者
JESD79-3E.pdf (5.05 MB, 下载次数: 66)
0 r5 T6 e: r- P8 _3 X! r
! Y. w) ?  H6 s7 r3 B  bJEDEC DDR3 SDRAM Specification
2 J/ u* w4 S0 ^( K+ N' v1 W

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谢谢大神的资料,先研究下  详情 回复 发表于 2015-4-20 16:19

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 楼主| 发表于 2015-4-20 16:19 | 只看该作者
cousins 发表于 2015-4-20 16:04, q! |6 F  B6 y9 z
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求
- G. h/ L  N: {0 ]( w
谢谢大神
7 G* m9 t' `/ s: T

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 楼主| 发表于 2015-4-20 16:19 | 只看该作者
shark4685 发表于 2015-4-20 16:15
. P4 Z8 e' U* L2 Z# h9 QJEDEC DDR3 SDRAM Specification

2 X  O: L, E9 `+ S; Q谢谢大神的资料,先研究下( v& c. p# C; ?

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发表于 2015-4-21 09:16 | 只看该作者
结果可以参考

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谢谢杜老师  详情 回复 发表于 2015-4-21 11:04
专业服务(价格面议):
养鱼
钓鱼
烤鱼
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 楼主| 发表于 2015-4-21 11:04 | 只看该作者
dzkcool 发表于 2015-4-21 09:16
) V  S% l- b% b0 T& \$ |结果可以参考

) |8 U7 U! T# g! A! ^* _谢谢杜老师

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发表于 2015-4-21 12:47 | 只看该作者
如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

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解答的都是各大版主,真是受宠若惊,碉堡了 我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。 例如A、B两家的SOC都是双核的CORTEX-A9,  详情 回复 发表于 2015-4-21 13:14

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 楼主| 发表于 2015-4-21 17:01 | 只看该作者
jomvee 发表于 2015-4-21 16:22
6 x) J$ y( |6 G6 f( h, K7 c说明各大版主平时工作都比较闲2 r4 q" l( B) K6 K% Z

4 U' u8 C: F. @- _1 nDDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否 ...

# n3 x: Z: ]2 @. U$ Tcool
# o; B% F3 E* X% r0 T

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发表于 2015-4-23 09:30 | 只看该作者
要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些对结果有很大的影响

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赞  详情 回复 发表于 2015-4-23 09:38
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