allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan

: s8 D2 y# a, }
% m/ i: h7 f& C( D如题，allegro  16.6 导入网表出错，调用别人的封装，错误信息如图1.

  提示封装的引脚缺失，共有10个元件的封装
( p) D3 \+ _2 n9 a
" A8 a; a5 n1 B& A打开其中一个DRA文件，发现缺少引脚，如图2所示


! Q7 ]2 C5 l: i  s- s# @6 N这个封装文件在别人的电脑上可用，不缺引脚，而且PSM/PAD/DRA文件齐全，为啥调用过来出现这种错误？
; q7 V1 R) R% ]1 {+ R# o6 D! |. \* X/ J

请问除了重画封装，补上引脚，有没有其他方法？
9 b, j8 ]8 u. m3 q' K

fangxiaoyan

dzkcool 发表于 2015-4-17 09:26
dra文件里面要有焊盘才行。
  e3 Q+ ]4 W' @" x% s; J7 M0 u. I你从别人的板子上导出封装之前，把封装库路径(尤其是PadPath)设置到板子所在目 ...

9 y; A7 ~4 K% O! D7 X; [) f导出封装成功，可以看到FPC_10_0_5M  正常 ，图1.
' q6 b3 A: z* o- u  q
回看原理图这个元件，图2，图1和图2引脚一致，


, l( ]6 i6 Z- U* M3 \( ?2 N但导入网表时提示[size=14.3999996185303px]FPC_10_0_5M[size=14.3999996185303px] 缺少引脚，图3
* n, }( \) e6 r# [7 r[size=14.3999996185303px]
& X7 M- o, X/ t2 ~& K
[size=14.3999996185303px]

5 D7 m3 w) l7 |/ [: F7 g[size=14.3999996185303px]编辑原理图的这个元件，并没有看'UART'脚。

4 S9 E( k. Y1 v7 p4 _7 g
, W/ j$ h1 S6 n( _% n封装重画，原理图这个元件重画，仍然有这个错误。
0 S3 e! d  t& V& U) ^# A
+ S* X& f$ D" A, J! t
, h# u. I4 q" n& B; R" b, S5 K求教！

fangxiaoyan

dzkcool 发表于 2015-4-21 13:05
我没做任何改动，只是导入了一下网表，没发现什么问题。

  b  F* Y  G/ e我这边生成网表无错，导入的时候提示上述ERROR 。以OTHER的方式导入，ERROR中涉及的3个PART不能放置到板框内，其他的元件可以放置。
8 r! I0 L( V0 n/ ?6 {
跟生产网表/导入网表的设置有关么？

dzkcool

fangxiaoyan 发表于 2015-4-22 09:43
现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

估计跟1、2有关。
8 m5 x3 C2 q1 y* A/ c1 Y, ?; n实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

fangxiaoyan

没人知道么，还是问题太幼稚了？

dzkcool

dra文件里面要有焊盘才行。
你从别人的板子上导出封装之前，把封装库路径(尤其是PadPath)设置到板子所在目录下，然后再导出封装。

fangxiaoyan

dzkcool 发表于 2015-4-17 09:26
0 c' L' |0 a: j! G% Adra文件里面要有焊盘才行。
  i5 S+ `' T) e7 @* R" b你从别人的板子上导出封装之前，把封装库路径(尤其是PadPath)设置到板子所在目 ...

同事直接发的封装文件。现在打算重新从同事的板子导出，再试下。
* m; Y8 [* c5 ?

dzkcool

原理图上有其他元件用到FPC_10_0_5M这个封装吗？每个都要看下。
1 a! t) M: f$ e4 n" X# |如果没问题，把原理图和封装放上来看看吧。

fangxiaoyan

dzkcool 发表于 2015-4-21 08:26
5 ~" n' M& `! X6 z1 s; d6 m3 T原理图上有其他元件用到FPC_10_0_5M这个封装吗？每个都要看下。
如果没问题，把原理图和封装放上来看看吧 ...

检查完毕，没有其他元件用到这个封装
8 ]) H3 Z$ d- f8 k4 h

dzkcool

fangxiaoyan 发表于 2015-4-21 10:15
2 o" l( d  R# H9 M: U& O检查完毕，没有其他元件用到这个封装

我没做任何改动，只是导入了一下网表，没发现什么问题。
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2015-4-21 13:04 上传

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dzkcool

fangxiaoyan 发表于 2015-4-21 17:32
4 a2 W2 y' F; c, B' O我这边生成网表无错，导入的时候提示上述ERROR 。以OTHER的方式导入，ERROR中涉及的3个PART不能放置到板 ...

我直接用第一方导入，没任何问题。

fangxiaoyan

dzkcool 发表于 2015-4-21 17:53
7 O" P0 M: F) b' A  ]我直接用第一方导入，没任何问题。

那找不出问题的原因了。
/ z, }" A, X8 z

dzkcool

fangxiaoyan 发表于 2015-4-21 19:06
  d- X/ V9 ~7 i- k0 J那找不出问题的原因了。

: n3 E9 m7 A/ p& r你在我导入的PCB上再重新导入一下网表呢？
, F, v% t: P( G: s% I4 [

fangxiaoyan

dzkcool 发表于 2015-4-21 19:08
; ^  }/ [* _  @9 Z0 d2 b3 R你在我导入的PCB上再重新导入一下网表呢？

; s" Y3 L$ y0 }4 W& {需要先导出网表，再重新导入网表？

dzkcool

fangxiaoyan 发表于 2015-4-21 19:15
* [7 \0 o5 b& I0 p1 c需要先导出网表，再重新导入网表？

. z7 a, e9 q( N6 Z1 M先从你的原理图中导出网表，再用我的brd导入网表。
: _  T/ q. x0 y1 z& m2 T! [

fangxiaoyan

dzkcool 发表于 2015-4-21 19:08
你在我导入的PCB上再重新导入一下网表呢？

, ~+ o( w2 P& f5 p+ W, K+ e$ }导入的选项如图1，

5 ?1 w# q: j, d导入报错如图2，
9 x2 p# Y! s. S) @) Z