orCAD to Allegro有关Footprint的一点疑问

lxwuming

小弟画好了原理图,其中一个0402的电阻在原理图中Footprint设为R0402
4 A1 N8 J+ L7 N7 ^7 w# y9 |创建好网络表
" d. G7 b" S5 _. [4 p+ S3 z$ I 然后我做好了R0402的封装放到 c:\project\orcad\symbols 文件夹下面
! r  M% g8 E0 f* v) p; t
在Allegro中导入网络表后,摆放零件时发现没抓到封装R0402.
9 b  i1 s# v+ p0 Y请问我应该怎么设置,才能把封装好的零件和原理图关联起来,可以自动识别抓取?

numbdemon

oRcad layout?
还是allegro?

lxwuming

用的是Allegro.一个人搞了两天了,好象也没相关资料可参考.

numbdemon

原帖由 lxwuming 于 2008-9-5 17:29 发表
" A7 t6 J. x; W5 p. e/ \4 y用的是Allegro.一个人搞了两天了,好象也没相关资料可参考.

- @* r2 z8 l3 Y6 v1 V关键点：
) u  ]8 \) ]9 L" ?. i7 `3 p" C1.正确导出网表
( \- A, f3 v7 q7 t2.Allegro要设置正确psm和pad的路径，要包含你的封装和pad

4 R  q8 d% w! C5 ?9 ?8 o8 m+ `对照上面，那个存在问题？

lxwuming

numbdemon帮忙贴个图解释一下怎么设置psm和pad的路径的路径可好?
- M/ I1 h/ G" F8 G- j: Q刚接触,不是很清楚.用Project Manager吗?

LHDDSHL

https://www.eda365.com/thread-10236-1-1.html

lxwuming

Cadence Design Systems, Inc. netrev 15.7 Mon Sep 08 14:06:39 2008
: d* z8 H; h* i. n* P  ^. Z! _/ q(C) Copyright 2002 Cadence Design Systems, Inc.
+ w$ V/ }) t: b% W------ Directives ------
; B' Q0 W3 H1 R$ ^& {RIPUP_ETCH FALSE;
0 ^" W1 B0 T1 o. r: J6 vRIPUP_SYMBOLS ALWAYS;
& [0 [6 k7 Z1 g, ~) S$ YMISSING SYMBOL AS ERROR FALSE;
SCHEMATIC_DIRECTORY 'C:/project/orcad/forderix';
BOARD_DIRECTORY '';
OLD_BOARD_NAME 'F:/Cadence/unnamed.brd';
% F4 |) J) c& yNEW_BOARD_NAME 'F:/Cadence/unnamed.brd';
CmdLine: netrev -$ -5 -i C:/project/orcad/forderix -u -y 1 -z F:/Cadence/#Taaaaaa03428.tmp
4 M! l; O* ^% c& R1 z------ Preparing to read pst files ------
6 |8 O' [- I3 S- W& o: [
; Z3 P) `( I' s1 Q+ O5 k#1   ERROR(24) File not found
& s. h8 P( v3 N0 W# s; {2 L     Packager files not found
$ i7 [6 C6 t! S% N, z; r9 m2 ^" z#2   ERROR(102) Run stopped because errors were detected
netrev run on Sep 8 14:06:39 2008
   COMPILE 'logic'
; {( B& q  S% U   CHECK_PIN_NAMES OFF
# B; U3 ~9 j9 S+ P1 `, x   CROSS_REFERENCE OFF
$ v- p6 Z, O; Q4 N4 O) q8 ]   FEEDBACK OFF
   INCREMENTAL OFF
6 n4 S* |' G( P' @   INTERFACE_TYPE PHYSICAL
, v+ C+ W: A# |* r   MAX_ERRORS 500
. j$ q( s1 A( R; r) g9 Y3 y0 n   MERGE_MINIMUM 5
6 `! F1 _" W7 q   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
% H' I' k9 g+ N$ _   NET_NAME_LENGTH 24
/ j4 L6 g1 Q; T+ t: O2 Y. s0 P: V7 T   OVERSIGHTS ON
# l+ b) K2 z3 P' d+ c. T& L( \. |   REPLACE_CHECK OFF
6 s. K5 U" O& M  S; F   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
( J; v/ B9 T. L   SUPPRESS   20
+ O# l- p( `  b3 V   WARNINGS ON
  2 errors detected
3 }" r! x3 |& {2 ` No oversight detected
' |( l- e0 k3 Z# A( }3 t6 J' K No warning detected
1 n3 i. t# b5 q  N0 e6 ?4 lcpu time      0:00:03
elapsed time  0:00:00
# D- ^2 @# i* G5 n
导入网表有以上错误,第一个错误我知道是没有封装,可哪个零件没封装怎么查找?
                                 第二个错误又是什么呢?
还有netlist.txt又在什么路径下面?

yzl624358

学习了，谢谢！

zshxie

零件的封装可以这样看：
- s3 g5 Y) U5 |6 F7 p8 {. X: x3 N 在design entry CIS 中点取 *.dsn,
: j3 U$ }2 x6 H- j( E1 S$ E  g                                tool-exprot properties
  y) Q8 W# Z/ r$ m; Q& l4 X8 R然后在生成的*.exp（位于outputs） 文件里查看哪个元件没有封装。

luhuamin200

电子工业出版社的《Cadence高速电路板设计与仿真》这本书不错！！！！

s07110016

我要学学啊