orCAD to Allegro有关Footprint的一点疑问

lxwuming

小弟画好了原理图,其中一个0402的电阻在原理图中Footprint设为R0402
创建好网络表
然后我做好了R0402的封装放到 c:\project\orcad\symbols 文件夹下面
/ S7 k( @( X/ I0 I5 o5 J) n; L
, i$ }- _# F. `- w3 t在Allegro中导入网络表后,摆放零件时发现没抓到封装R0402.
. e  l4 d# D: X/ N7 n: {请问我应该怎么设置,才能把封装好的零件和原理图关联起来,可以自动识别抓取?

numbdemon

oRcad layout?
4 J* }. U0 }# e* d7 a& m还是allegro?

lxwuming

用的是Allegro.一个人搞了两天了,好象也没相关资料可参考.

numbdemon

原帖由 lxwuming 于 2008-9-5 17:29 发表
用的是Allegro.一个人搞了两天了,好象也没相关资料可参考.

1 _4 }& ^' h3 A+ b1 s1 K关键点：
4 ?4 s3 G. c& v$ t1.正确导出网表
2.Allegro要设置正确psm和pad的路径，要包含你的封装和pad
3 v- v+ p( E& u4 G: ]5 R
对照上面，那个存在问题？

lxwuming

numbdemon帮忙贴个图解释一下怎么设置psm和pad的路径的路径可好?
刚接触,不是很清楚.用Project Manager吗?

LHDDSHL

https://www.eda365.com/thread-10236-1-1.html

lxwuming

Cadence Design Systems, Inc. netrev 15.7 Mon Sep 08 14:06:39 2008
(C) Copyright 2002 Cadence Design Systems, Inc.
------ Directives ------
* Y. B  L5 Y  I  i, r" ?RIPUP_ETCH FALSE;
RIPUP_SYMBOLS ALWAYS;
MISSING SYMBOL AS ERROR FALSE;
SCHEMATIC_DIRECTORY 'C:/project/orcad/forderix';
" H4 J8 b) u5 s- F5 d% u  ?BOARD_DIRECTORY '';
OLD_BOARD_NAME 'F:/Cadence/unnamed.brd';
' j5 p; x3 d% ENEW_BOARD_NAME 'F:/Cadence/unnamed.brd';
CmdLine: netrev -$ -5 -i C:/project/orcad/forderix -u -y 1 -z F:/Cadence/#Taaaaaa03428.tmp
( H& A3 p, ^) r------ Preparing to read pst files ------

: `) X5 K9 y: X/ ]3 u#1   ERROR(24) File not found
     Packager files not found
+ d) Z% a; O9 s( ~# q$ N* `#2   ERROR(102) Run stopped because errors were detected
6 M' K/ N5 \7 E: D0 `netrev run on Sep 8 14:06:39 2008
   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
   CROSS_REFERENCE OFF
0 z/ c5 v6 ]& H   FEEDBACK OFF
  I1 T( r' H( h7 _   INCREMENTAL OFF
   INTERFACE_TYPE PHYSICAL
7 {3 y  b3 I8 f! M. v   MAX_ERRORS 500
% p9 L' U: r3 D! T   MERGE_MINIMUM 5
  J# u, N5 k; G8 M& B( C  {" H9 L   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
1 K: a! w7 @2 n   OVERSIGHTS ON
   REPLACE_CHECK OFF
$ Q# c! |6 y( M) g5 U2 k   SINGLE_NODE_NETS ON
8 g1 l( _& Y4 Z! L& e+ W   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON
( A4 }/ e1 s9 @8 `+ C  2 errors detected
No oversight detected
+ h1 g! u7 Y4 m; ?3 k No warning detected
cpu time      0:00:03
elapsed time  0:00:00

$ y8 F' P6 |+ P& I) c* P$ x0 a, i7 j导入网表有以上错误,第一个错误我知道是没有封装,可哪个零件没封装怎么查找?
6 D. s1 ^7 X9 I                                 第二个错误又是什么呢?
还有netlist.txt又在什么路径下面?

yzl624358

学习了，谢谢！

zshxie

零件的封装可以这样看：
3 b& U" Z" z6 f& U$ ~1 P 在design entry CIS 中点取 *.dsn,
                                tool-exprot properties
然后在生成的*.exp（位于outputs） 文件里查看哪个元件没有封装。

luhuamin200

电子工业出版社的《Cadence高速电路板设计与仿真》这本书不错！！！！

s07110016

我要学学啊