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Pspice仿真中分段线性信号源设置问题

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RONDO7174

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发表于 2014-10-10 17:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请问大家有谁用过Pspice中的分段线性信号源（VPWL）模块，我现在碰到这样的问题：发现VPWL模块只能支持10个分段，也就是时间只能是从T1~T10，超过了之后就是无效的。但是在实际的仿真中需要的段多于10段，这样的话该怎么样设置？或者说是这个模块最多只能支持10段？？
5 x. e, K8 j" ~0 z希望有用过的解答一下。& v# \9 t% F. \6 {! R$ _
0 R( h0 V7 i4 c! b6 A
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ricky_qinzk

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发表于 2014-11-21 13:54 | 只看该作者
使用VPWL_FILE试试

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ricky_qinzk

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