ddr3分享一下设计。

chisir2000

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cousins

你要看你是做什么产品的
工业级，军事级的才可能满足你3W的要求，大部分民用的消费级产品很少有满足3W的。
& T0 F5 o4 a) @, _/ d2 B( D; u1 H第九条要放在ddr颗粒stub前。
9 P+ R6 O  n4 Z' e/ ?8 z0 v7 M第二条25mil太夸张了，虽然很多design guide上是要求这样，但是即使你25mil等长了，未必你的延时就真的是这样，这和你路径上的过孔，拐角，蛇形绕线都有一定的关系，所以我的建议是100mil以内。
% P- B$ e. }% a, Z; T$ j4 Scmd/addr/ctrl不必那么严格，有write leveling帮忙调shift to ck，所以你控制在300mil以内就可以了。
vref做屏蔽这种事，有很多公司都这么做，我是没干过，也没见有SI问题。
+ Y9 b; ^2 ]! l' |/ @其他都还是可以的。
fly-by拓补的每个颗粒clk对应的颗粒内的DQS约束即可，不用全部等长。write leveling是个好东西。

cousins

ggbingjie 发表于 2014-12-5 08:54
我想问下，数据组与数据组之间有没有时序方面的要求？

没有直接的要求，通常是组内DQ-DQS
但是由于DQS与CK有时序要求，所以间接的要求还是有的，每一根线等长是最笨但是较为有效的做法，但是未必是时序裕度最大的设计，通常芯片内部还会有bump到die的线长，那未必是等长的，何况还有封装引起的上升沿变化使得相位偏移，所以，还是用模型仿真确定需要多少。通常300mil以内就能满足基本的时序要求。

cousins

zhanglin880126 发表于 2014-10-24 11:59
& a* h9 S: r4 m/ d! u0 z同问3楼的，一直想知道电感腹部的覆铜是否要割掉？原因是什么？楼主给我们讲解一下啊，不甚感激

通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。

" @" P# O0 C9 c* ?6 V6 w/ @所以建议电感下部不要走任何其他网络线，包括地。
8 J8 H# d) i, U5 W% s2 a* x
% i- G: M% W1 E: s$ z) ]$ R; P

liangweiss

下载学习，多谢分享，顶一下

mintjelly_abc

电感 L1 在2~4层对应的部分都挖空了，能解释下作用吗？

zhanglin880126

同问3楼的，一直想知道电感腹部的覆铜是否要割掉？原因是什么？楼主给我们讲解一下啊，不甚感激

1010422901

多谢分享！

mc516

好人啊，谢谢

kiddy01

多謝分享

tb52088

说是不要钱的为什么还要体力的

qiantan

ls的，看帖不仔细啊  明明有baidu 盘。。

zhanglin880126

cousins 发表于 2014-12-4 15:00
# H6 K( t- J* d4 Q% Q2 ]: [; x, o0 L3 ^通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。
+ {1 I& y, ^2 g4 j7 q1 N
, }" U7 Z1 ~6 h" j" @ ...

4 V& ~+ L5 ]5 O, G/ c$ K那这个意思是要将电感下面每一层的地都要割开吗？还是说只是临近的层？
4 E) B$ z$ J* c4 ?

ggbingjie

cousins 发表于 2014-12-4 15:00
通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。

...

我想问下，数据组与数据组之间有没有时序方面的要求？
' p: }0 A0 _; B: t

cousins

zhanglin880126 发表于 2014-12-4 15:42
那这个意思是要将电感下面每一层的地都要割开吗？还是说只是临近的层？

临近的层就够了。

3 Y: {/ [& Y  l) E2 t

ggbingjie

cousins 发表于 2014-12-5 09:00
% l6 r3 F# b( _! k5 ~没有直接的要求，通常是组内DQ-DQS
# C' ]2 p$ {. \但是由于DQS与CK有时序要求，所以间接的要求还是有的，每一根线等长 ...

/ S7 u3 ~+ q* p) y) sDDR3的规则
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