设等长遇到问题

suicide915

如上图，FPGA、DDR、排阻

8 P% K0 P# W: O3 ^* a$ KDDR在中间

, l" |2 A5 F) }) H5 s9 v* D这种情况怎样设等长？
: O( `( l* J) ]
1 n/ n+ [3 z) w7 L% z. x7 b目前设了FPGA到排阻的pin pair等长

但是这样DDR的那段就没有加进去

* [2 J* L) ^4 ~, _% C" x+ u因为是同一个网络，又无法设置Xnet
; G9 h& {+ R, S  {9 G
2 a- d5 L6 t' a2 q请大家指点下，谢谢了

wumeng1217

先得确定排阻是干什么用的，目前来看，1.排阻放的位置不对。2.如果排阻放的没问题，那么等长不需要到排阻，直接FPGA到DDR就行

suicide915

wumeng1217 发表于 2013-1-10 13:57
先得确定排阻是干什么用的，目前来看，1.排阻放的位置不对。2.如果排阻放的没问题，那么等长不需要到排阻， ...

排阻是地址线上拉电阻，等长需要加进去么？

wumeng1217

上拉不需要

suicide915

wumeng1217 发表于 2013-1-10 14:03
% N4 r" W& i) p1 v! I4 P0 |上拉不需要

俺们老大说要加进去

wumeng1217

地址是上拉到VTT的吧，第一次听说要加进去……
另外，如果真要加进去，你就得给DDR附模型，
或者直接给PIN强制附模型

suicide915

wumeng1217 发表于 2013-1-10 14:36
( g. p2 h0 p% a' m) r地址是上拉到VTT的吧，第一次听说要加进去……
! @; C  u6 b( Z另外，如果真要加进去，你就得给DDR附模型，
' T9 M8 O) b  \1 _, k  R" J或者直接给PI ...

8 l0 a* K5 g( _7 Z, k对 就是上拉到VTT的

suicide915

wumeng1217 发表于 2013-1-10 14:36
地址是上拉到VTT的吧，第一次听说要加进去……
另外，如果真要加进去，你就得给DDR附模型，
或者直接给PI ...

给pin强制附模型 是什么意思？

wumeng1217

Edit-Properties,加个pinuse，选bi，就是强制给某个PIN附模型，就可以创建Xnet了

suicide915

wumeng1217 发表于 2013-1-10 15:53
Edit-Properties,加个pinuse，选bi，就是强制给某个PIN附模型，就可以创建Xnet了

谢谢 按照以上步骤把DDR的pin脚设成BI，但是Xnet还是创建不成功
5 ^2 b: i# E- i# P: `; x( F
- U7 P- H+ A1 r' z! Q不知道什么原因

suicide915

wumeng1217 发表于 2013-1-10 15:53
Edit-Properties,加个pinuse，选bi，就是强制给某个PIN附模型，就可以创建Xnet了

) t$ l& s% T" @- ?# o现在的pin pair还是缺少DDR那一段
0 [2 i* V6 b! L

wumeng1217

你排阻附模型了吧，排阻是上拉，不能附。
你可以去让你们老大多看看DDR的设计，这个上拉到VTT是不用算在等长里面的

suicide915

wumeng1217 发表于 2013-1-11 10:03
你排阻附模型了吧，排阻是上拉，不能附。
& F, K. ?- ~; z3 ?# B- L* ]你可以去让你们老大多看看DDR的设计，这个上拉到VTT是不用算在等 ...

排阻没有附模型
老大坚持要算进去

yangjinxing521

suicide915 发表于 2013-1-11 10:53
排阻没有附模型
4 `+ H5 o& v7 f老大坚持要算进去

6 v' Y5 U4 O& A' r: K即使是错误 的，也要听老大的。。不然扣你工资，可能让你以后不爽的。。。自己知道 就行了。。

wumeng1217

唉，实在不行你就控制好你的走线方式了，先连到DDR，那样基本没什么误差，你等长控制严格点。
. t2 l& x" r: Y6 @  w$ g& `5 M按理那样是应该能加上Xnet的
2 m2 S8 f. |7 V& x' l或者你可以用SigXplorer设置拓扑看看