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标题: 设等长遇到问题 [打印本页]

作者: suicide915    时间: 2013-1-10 13:35
标题: 设等长遇到问题
: v. B  t) R* c7 e
. H3 g% n2 s+ z5 G6 h  X
如上图,FPGA、DDR、排阻3 G% j9 E' X# I  Q" f
# D0 ?& F' l' s* |- L' X
DDR在中间
' T3 e! m: c. R
2 P8 }1 u! @# P' C2 g$ ]这种情况怎样设等长?9 R5 D; h# M( t2 `5 N9 c
0 e5 U% o5 e/ w6 ]' p
目前设了FPGA到排阻的pin pair等长
9 s1 I; I: M% A0 V- M
$ |1 B( G4 |! B  _但是这样DDR的那段就没有加进去4 j2 }/ a" M6 @" N& K* I  p0 n! w

  f3 [1 D. w8 Z4 y. X- ^% Q  O因为是同一个网络,又无法设置Xnet* O" Q6 a+ @9 w& G( Y7 `2 b) s8 k
# m3 t2 s* k- K; V% `6 p* H
请大家指点下,谢谢了
作者: wumeng1217    时间: 2013-1-10 13:57
先得确定排阻是干什么用的,目前来看,1.排阻放的位置不对。2.如果排阻放的没问题,那么等长不需要到排阻,直接FPGA到DDR就行
作者: suicide915    时间: 2013-1-10 14:00
wumeng1217 发表于 2013-1-10 13:57 : H  k0 ^2 Z/ Y8 w1 J" b3 Q  P
先得确定排阻是干什么用的,目前来看,1.排阻放的位置不对。2.如果排阻放的没问题,那么等长不需要到排阻, ...
  ^+ n* t0 G( P3 N, {
排阻是地址线上拉电阻,等长需要加进去么?
作者: wumeng1217    时间: 2013-1-10 14:03
上拉不需要
作者: suicide915    时间: 2013-1-10 14:24
wumeng1217 发表于 2013-1-10 14:03
; p+ W9 J' U2 y) i# d- E; ^: S. ]: y上拉不需要
1 \  q" k+ R5 O6 g
俺们老大说要加进去
作者: wumeng1217    时间: 2013-1-10 14:36
地址是上拉到VTT的吧,第一次听说要加进去……
* q  e" @4 O/ }; S' m2 g, b% p2 X另外,如果真要加进去,你就得给DDR附模型,
' S: h6 r; T/ e# L! b或者直接给PIN强制附模型
作者: suicide915    时间: 2013-1-10 15:47
wumeng1217 发表于 2013-1-10 14:36 ( q, X3 K8 B  o8 p. R7 h
地址是上拉到VTT的吧,第一次听说要加进去……
8 m6 L' c, x2 b* U% K5 |另外,如果真要加进去,你就得给DDR附模型,- |2 I! Z& P  A0 X& l
或者直接给PI ...
$ w/ q9 P8 }+ |0 A& p# n$ o" R3 M
对 就是上拉到VTT的
作者: suicide915    时间: 2013-1-10 15:48
wumeng1217 发表于 2013-1-10 14:36
( {! V4 P# o* I地址是上拉到VTT的吧,第一次听说要加进去……
$ h, I! G7 G* X$ k/ `, w9 B另外,如果真要加进去,你就得给DDR附模型,
. E+ V9 _1 @$ R" Y& A8 B# M7 ?或者直接给PI ...
4 y' W8 {. }& n" d! [! a" ~( C
给pin强制附模型 是什么意思?
作者: wumeng1217    时间: 2013-1-10 15:53
Edit-Properties,加个pinuse,选bi,就是强制给某个PIN附模型,就可以创建Xnet了
作者: suicide915    时间: 2013-1-10 19:58
wumeng1217 发表于 2013-1-10 15:53
/ `( z' T) M5 V9 k7 g/ pEdit-Properties,加个pinuse,选bi,就是强制给某个PIN附模型,就可以创建Xnet了

; t8 k* }5 ]" R' m" b0 k谢谢 按照以上步骤把DDR的pin脚设成BI,但是Xnet还是创建不成功
  S* e: w0 n6 c+ p5 ^; v. B& F2 b1 E% ^
不知道什么原因
作者: suicide915    时间: 2013-1-10 20:05
wumeng1217 发表于 2013-1-10 15:53
7 a" E. @8 ^9 x, p4 i* bEdit-Properties,加个pinuse,选bi,就是强制给某个PIN附模型,就可以创建Xnet了

9 i  T. M8 g! P8 y" G2 o$ F现在的pin pair还是缺少DDR那一段$ Y, u: n, X! v

作者: wumeng1217    时间: 2013-1-11 10:03
你排阻附模型了吧,排阻是上拉,不能附。
5 a; V% C; V& i你可以去让你们老大多看看DDR的设计,这个上拉到VTT是不用算在等长里面的
作者: suicide915    时间: 2013-1-11 10:53
wumeng1217 发表于 2013-1-11 10:03 6 `& X  {% v. C1 ^( h& ]
你排阻附模型了吧,排阻是上拉,不能附。! O/ b0 {- h7 K) h/ K
你可以去让你们老大多看看DDR的设计,这个上拉到VTT是不用算在等 ...

  z- N1 {* O4 T  e& l排阻没有附模型 % f1 s4 I6 V; d. h7 m( H5 Q
老大坚持要算进去
作者: yangjinxing521    时间: 2013-1-11 10:56
suicide915 发表于 2013-1-11 10:53
' I, l! a. X% b: s. Y8 ]$ |- }排阻没有附模型 6 \' f1 U: v7 S$ b. G0 F' m/ z! s
老大坚持要算进去

' W& R% O6 v5 n' ^1 y  J即使是错误 的,也要听老大的。。不然扣你工资,可能让你以后不爽的。。。自己知道 就行了。。
作者: wumeng1217    时间: 2013-1-11 11:33
唉,实在不行你就控制好你的走线方式了,先连到DDR,那样基本没什么误差,你等长控制严格点。9 {5 p5 v: f2 {/ t
按理那样是应该能加上Xnet的' ^9 y7 M0 q% i" t. j5 _
或者你可以用SigXplorer设置拓扑看看
作者: Csec    时间: 2013-1-11 11:45
wumeng1217 发表于 2013-1-11 11:33 6 e  e( l5 x" {" k6 B$ y2 J
唉,实在不行你就控制好你的走线方式了,先连到DDR,那样基本没什么误差,你等长控制严格点。; D: a* A6 T3 B% F8 D
按理那样是应 ...
  c. c5 T  o2 O! V0 L& M
https://www.eda365.com/thread-52346-1-1.,希望可以帮到你
作者: jackbg    时间: 2013-1-11 12:05
根據看過的LAYOUT GUIDE,
+ t+ u7 }5 O- v2 H等長是不會包含FBGA到排阻這一段線(只算CPU到DDR的長度),
$ m2 O8 n' ?- H3 t  g* D+ B不過FBGA到排組那一段線通常會有個限制長度(不能超過多長)。
" R) n/ y, l: I. ^3 n0 C* k6 k' B3 n, W* E+ j
若真的要算進去的話,可用PIN PAIR的方式處理。
; a/ w1 H3 D) D/ W" T  {
作者: suicide915    时间: 2013-1-11 13:09
Csec 发表于 2013-1-11 11:45 , U/ c- _9 B; q/ x% E# X$ k
https://www.eda365.com/thread-52346-1-1.,希望可以帮到你

, _7 Z8 N8 z2 k+ j$ Z0 I' }( `1 C谢谢 这个打不开唉
作者: suicide915    时间: 2013-1-11 13:14
wumeng1217 发表于 2013-1-11 11:33 * t5 Y( S& q* b/ t5 D8 O
唉,实在不行你就控制好你的走线方式了,先连到DDR,那样基本没什么误差,你等长控制严格点。
+ n' J6 S+ q7 Q1 Y按理那样是应 ...

# z* X! X7 y: t
) O! |7 E. q" }' _* m拓扑是这样的 要怎样设置?
作者: Csec    时间: 2013-1-11 13:34
suicide915 发表于 2013-1-11 13:09
+ P: `; z- S4 Y' [4 k' n谢谢 这个打不开唉
2 G: u* Q+ z+ T( C- {
看下这个!

allegro 等长设置的一些做法.rar

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模型添加与规则设置.rar

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作者: wumeng1217    时间: 2013-1-11 17:01
20楼正解
作者: 幸福万岁    时间: 2013-1-11 17:35
在allgero里面只要是芯片到芯片当中有端接 给个模型就会变成x_net
作者: cvntao    时间: 2013-1-11 19:37
suicide915 发表于 2013-1-10 14:24 2 }9 V# r, }8 |# d0 [0 O  n
俺们老大说要加进去

9 [. ^2 X, {2 ]9 k上拉不用加进去算等长,上拉只需要控制在大概500mil内就行
作者: Jfjandyj    时间: 2013-1-11 23:06
那你分段等长哦。。先是FPGA到DDR再是ddr到排组哦
作者: procomm1722    时间: 2013-1-13 10:23
排阻的另一端如果是接 DC 電源 , Xnet 是不可能建立的.
7 F% K3 L4 V7 }# T你的那個老大真的該抓出來槍斃. 根本不懂電路.6 b- B) V* ]( a, D& \' Z6 W6 K

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