捷波公司的电脑主板！（大家来找碴）！！！

cmos

下载路径如下：
* {, U0 l* O  x: x! Yhttps://www.eda365.com/thread-1183-1-1.html
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2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。
; o0 u1 b! k7 F; g  g9 n0 y: W也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。
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0 [5 ~% K" r& [- ]9 @8 L# |花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。

- G, P% q2 P( U% k大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。

3 Q1 @/ n! N: [6 ^$ n) E但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。
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[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]

xiaoyangren

需要加强对自己的规范意识，必须做的更好一点。

cmos

原帖由 droden 于 2008-4-12 12:13 发表

楼主是非常有心的人，在这方面给了我们很好的借鉴。
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...

是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
, L9 Q1 K$ x: M3 ?* t" @* u意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。

% f- Y3 S% y+ x. l+ |. I# n所以不是不能完成的任务，只是你做了没有的。
; [9 M1 W! U+ k其次就性能来讲，哪个性能更好，这个没有争议吧。

1 ~% r8 _( Y7 d等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。

[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]

cmos

铺铜篇（以下case，择其一，均不累述）

2 W( y# H3 K2 k7 T# D% q1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的
( v5 H: l) r' _. x4 Z" r7 E
3 X2 f% H' ]! m, I
2：被via割断的浮铜
" y. {5 k, B: l  @

, G4 ]# s' O- g3 \$ r0 u  k0 W& X
3：via删除了，铺铜没有调整就是这样的
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7 K; Z) Q" |. n& e, P+ ~* k/ C( f
5 G1 `/ p  f) ^0 A  v% p
4：自动铺铜造就的小天线

) ?8 y: r9 `6 B, g& m* e
( N6 x% _- L' i* P& V5：从有利于焊接的角度，器件焊盘不要全覆盖更好。

8 h. J; z1 N$ j8 q- q. k
# R8 [9 W' a2 {/ ~& b4 W+ `1 A
6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。



7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
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5 r7 A: J' T" _1 I1 W% M% i; ]
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( [5 t1 W/ W& A8 c; ?+ e. P
/ ~& t# `+ U  ~* d9 X* w  ][ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]

cmos

布线篇：
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1 w5 [4 n6 \6 s1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。

) u0 G% j  {1 r  {( E+ g3 H, K
( w5 o, C9 x  B$ q0 D& U
2：T分歧是无法避免的无奈选择，但也不是下图那样做的。

7 [7 `1 V$ \' [  Z( A

( B/ [0 s5 m/ l" y/ g
3：电源部的电容，被如此穿越。
1 C1 ^$ d) u5 _$ O& N此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。

" U) g+ v8 f8 V! ]6 i
7 X" B7 e9 ~9 L" S) I
其实空间很大，为何要一定要从下面走，还要贴着管脚
7 b5 W! ?) Y; i- s5 J' r6 T
2 {3 R% a: G( U) K

2 l% P9 w7 i  H( W$ v% t4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。



5：可优化的差分布线，差分包地还可优化完整。

! ^1 X* Z; B' q1 g3 [# `

6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。



. d$ m: O; U* x, b3 t3 |4 ^7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。



8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。
8 w2 g$ g) G1 w# Z5 \8 Q7 Z6 Y% P

- M2 |6 X  r- {; y1 `; w9 T/ M
& p# \, Z$ h: U- A2 t  P2 h$ P9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。


! L8 F: u" I1 o9 c+ {  E
$ U" l1 `1 J, a) w6 s
细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
0 s6 M3 \- I4 Y' ?1 H6 H6 b- B为什么出焊盘的via从来就没有能打正的。


( d  i) W% M$ ?9 y. Q: D6 u
' m  x. o# ]- Z& t. S10：cline与shape互连时要小心，不要制造锐角出来。
$ W5 C( H" D5 p

6 }3 S  o4 b& p* e1 }# n- C
11：lock off的线，不是问题的问题，也是check中需要修正的一项。

6 B, q/ k; L! b
设置篇：
  \9 ]! W  u' u1 h- y5 y
1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？

# x! X1 J2 F# I! ]6 K相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
3 e* X2 _" z9 h2 W1 FNET_PHYSICAL_TYPE = PWR
NET_SPACING_TYPE  = BGA
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" y7 `! Z) d* N6 v5 U; Z# K# o
; M# E: F- y# N8 T- x
, e& L# i, H" v
2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。
9 ?" v2 u1 F5 o5 F* M( C2 k: I


3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
+ p$ ~2 O6 s0 s4 P4 z. }  o- ~3 X但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。
4 X1 k8 ^+ q. G7 Y
$ P9 W/ U6 m0 b- w! N5 y

4:4个方向放置的带极性电容
: z$ w6 B9 d, z; P5 x9 F- n5 z5 v这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。
7 o4 {; N: L( z) L# ?


丝印篇：
3 J% [2 T3 [- d这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。

1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）
2：silk 文本和器件丝印相叠
3：silk文本被via的drill打断。

& m1 \8 O! b  M: i2 e

4：叠在焊盘上的丝印
9 t- F3 `6 z0 C& s# K


5：竖器件，横放丝印

  m% y1 e) t. p0 W5 Q: U; |- C
- t1 Z* o( a/ r8 W3 A
6：没有摆正的silk名字（有空间的）



7：没有放齐的silk文本,如果用大格点放就能放齐的


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8 [& ^# N9 F. R- L! v5 @8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。
0 d# w4 Q  Y4 K3 n

[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]

zll

值得学习呀！

cmos

原帖由 changxk0375 于 2008-3-26 15:41 发表
1 K- }- b- [8 U第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！

铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。
所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。

ccj424

在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。

may

原帖由 allen 于 2008-3-26 14:55 发表
现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
LZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...

* V& t. t: n3 H& A
& c( c5 r# w0 e二当家的所讲极是，
鼓掌！！！！

may

我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了

gaiwu

好帖!

zlei

大有收益啊！

yrxinxin

分析得有理有据，怎么看怎么像赶时间弄出来的。
7 C9 @# t5 F- l& o- f. @
$ I1 U/ q6 k; j! p- H! n  v# ?9 Z布板的也太没有责任心了。