【转】SDRAM 布线要领

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, O4 q! O2 ?0 e) z# c. R& G# l
同步动态随机存储器（Synchronous DRAM，SDRAM）：是目前主推的PC 100和PC 133规范所广泛使用的内存类型，它的带宽为64位，3.3V电压，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。
- a; u  b# _8 _0 H双倍速率SDRAM（Dual Date Rate SDRAM，DDR SDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。 DDR不支持3.3V电压的LVTTL，而是支持2.5V的SSTL2标准
' U. n8 E3 F0 ~+ P（一）. 关于 SDRAM
Pp芯片
" g, n  \5 F; y9 E. U/ R
9 }7 m; m0 z* RSdram芯片
* M/ L; n6 _& P" ~5 H
! L1 o8 @! [# \5 o* z) _4 {$ SData、Dqs                                                  
Clk0+/-                                                        
9 o  f( s- F& d; v" [Addr、Ctrl                                                      
Sdram芯片
* E5 Y2 W1 [% c9 S4 f( x4 \
, _5 g$ j' `4 `: XClk1+/- Fb、St                                    
" a# K1 i" O) y3 J. n. ]Data、Dqs                                                  
- b1 ?- w5 ]6 C6 f' I( @1． 信号分组：我们一般把它分为六组
（1） Sdram_adrctrl(包含所有的地址和控制信号)
（2） Sdram_clk（包含所有的时钟信号：clk0/1/+/-，Feedback_clk，Startburst）
0 p, E  u- R7 b# \（3） Sdram_dqs_l（包含DQS0..3）
（4） Sdram_dqs_h(包含DQS4..7)
（5） Sdram_data_l（包含DQ(0..31),DQM(0..3)）
（6） Sdram_data_h（包含DQ(32..63),DQM(4..7)）
. I+ r: I* w3 D; X7 t2． 布局时应注意以下几点：
1 H( \% t" l. u$ c. V（1） 使用0402封装的上拉电阻
2） 上拉电阻靠近SDRAM端摆放
（3） 每四个电阻旁摆放一对退耦电容，且第一个为Vtt to Ground类，第二个为Vtt to Vddq类
（4） 退耦电容尽量靠近SDRAM的对应管脚摆放
" G  k7 O/ _- s) }5） 参考电压的小电容应靠近SDRAM的管脚放置
' l0 n  L5 i" G7 G/ g1 ]% I3． 布线时应注意以下几点：
（1） 间距方面的要求：
' M/ s  Z  `6 d1 q5 y% Ma) CLK、DQS信号与其它信号至少保持20mil以上的space
(b) DATA信号与其它信号至少保持15mil以上的space（DATA信号组与组之间也要有15mil以上的space），为了绕线方便，我们把DATA信号分为八组，分别为
Group0Q(0..7)、DQM0、DQS0
Group1Q(8..15)、 DQM1、DQS1
% T8 [5 J/ Q% E' z+ w8 \: w0 R8 [Group2Q(16..23)、DQM2、DQS2
Group3:DQ(24..31)、DQM3、DQS3
) ~; m; R$ N2 g7 _* D4 a7 oGroup4:DQ(32..39)、DQM4、DQS4
Group5:DQ(40..47)、DQM5、DQS5
7 d; J. ^+ a7 D( o( {9 pGroup6:DQ(48..55)、DQM6、DQS6
( U# O+ M/ r) B  {4 LGroup7:DQ(56..63)、DQM7、DQS7
/ O+ O* B- x: C+ |, L(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space
% w6 n3 ~8 _) t% k' Y2 C9 d8 ^(2)   长度方面的要求：
/ ?; i+ t3 A. R- a（a） 差分时钟对做误差+/-10mils
( O2 ]& C' g/ R# N; O7 \9 \（b）DQS(0..7)做误差+/-250mils
6 h0 n# s8 ^4 r2 d+ s& {3 a' a) M（c） DATA信号组间控制在+/-250mils，本身做+/-100mils
4 j6 X) k: a) a: l$ {2 c. M（d）ADDR信号与时钟信号控制在+/-850mils，同一信号的两分叉的长度控制在+/-50mil
（e） Feedback_clk、Startburst这两信号要等于DQS(0..7)平均长度加上CLK0/1平均长度，即 Length(Feedback_clk、 Startburst)=Average_Length(DQS(0..7))+Average_Length(clk0/1/+/-)
* x1 J3 Y# ^  n! d4 ], e4．单线阻抗控制在50ohm，对于地址和控制信号，分叉点到两SDRAM（可能的情况下）的阻抗控制在60-65ohm，以确保阻抗的连续
5． Topology
. n, m7 b5 E  X; R0 T8 V(1) 对于CLK、Dqm、Dq、Dqs信号
Driver
; h) ]5 \1 K6 I! C5 R
Resistor

Sdram

(a)                              
7 w4 J( J3 C6 _. O; aSdram至Resistor尽可能的短
& e$ `# k! X( [2 e$ g# ISdram

Resistor

3 \& e' ~, ~. B- H8 \/ J8 d: f* VDriver

# }* ~+ |4 ^& @4 t' G- I1 ^(b)                              
7 q! D. R# o1 P' i0 l/ u7 Y2 IResisor至Sdram尽可能的小于0.5inch
(2) 对于Addr、Ctrl信号
" c1 ~& R, R+ ]+ I) qResistor

Sdram     
Driver                                                
' j+ b: B6 u; J, ]Sdram
8 Z) r0 l3 y2 h! }
  O* m: _1 _  `! z) c- p1 kResistor
$ w4 P! N7 l0 Z' x0 I
" m$ M. P& ]' C9 g4 h6 lResistor至Sdram尽可能的小于0.3inch
3) 对于FD_CLK、Startburst信号                                                                 
Driver
# H9 F- B$ T# t. h
' v3 V- N2 C  P+ L! n# f- HResistor

7 u/ g! m" b/ N9 e7 i% mResistor

6．布线要点：
（1） CLK0+、CLK0-以差分形式布线，抑制共模噪声
（2） CLK1+、CLK1-以差分形式布线，抑制共模噪声
（3） 同组DQ信号可以任意交换，以改善布线
4） 在同一SDRAM中，每两组信号可以任意交换，以改善布线
& @( d$ c& |% R* C+ {9 d" o; f（5） 对ADDR、CTRL的Y型拓扑接法应注意将过孔放置在两SDRAM之间，确保两分叉的长度相同且短
2 W, t  t  W/ O. _$ x1 b* i（6） 同组信号相同层完成，同一信号若换层，要有共同的地回流平面，若没有共同地平面需要在换层处加地孔
（7） 使用0402封装电阻以节省PCB空间
8） 尽量少过孔
( s# u) k2 l6 I; s; H7．电源的处理
: Q( Z) |7 D5 v+ r; b' ^" j6 cVTT用两表层铺铜处理，在其周边均匀的打一圈孔，0402封装电阻管脚处用走线接铜处理，避免两电阻间连锡，造成焊接不良；其它电源用平面层处理。
' x3 m; ?# R( l8 ]5 }二）. 关于DDR SDRAM
Clock Buffer

8 Z3 T5 e2 L& Q* U' O                      Clk0+/-                 Fb                                                  
4 E" ~' k. z* [; P9 u: G                      Clk1+/-                                                                        
Sibyte
4 @$ c& G" A. a% l' p# P" R2 b9 M
                      Clk2+/-                  Clk+/-                                         
% s, T- V8 A) ^( {6 x                    Addr、Ctrl                                                            
9 {. n: c/ s; @$ Z1. 信号分组，我们把它分为三组
& N! ?" x. _  ?( Y  H/ [/ v（1） DDR_A/C(包含Address、Control信号)
2） DDR_CLK(包含所有的CLK+/-信号)
2. 布局时应注意以下几点：
       (1)对于DIMMs，匹配电阻应靠近第一DIMMs放置
对于RAMs，匹配电阻应靠近Sibyte放置
1 P7 m7 g- \5 V5 m+ Q$ y(2)所有的上拉电阻摆放在最后一个DIMMs之后，每四至六个信号放置一个0.1uf或者0.22uf的0603封装的电容且靠近上拉电阻
3. 布线时应注意以下几点：
（1） 间距方面的要求
（a） CLK信号于其它信号保持4：1的space
5 p2 G, |+ G6 Z; G, wCLK以差分形式1：1的space布线
  Z. ^% M0 v: E% X$ M（b）DQ/DQS信号以3：1的space布线，与其它信号保持4：1的space（3：1（即线边缘与线边缘的距离）＝3X线到相邻地平面的距离），为了绕线方便，我们把DQ/DQS分为九组，分别为
$ e; l% I, e% e7 b) B1 qGroup0:DQ(0..7)、DQS0
* Y. e. a3 f  Q( {Group1:DQ(8..15)、DQS1
# n) d! ^  B& m5 L1 b, F; e5 m

Group7:DQ(56..63)、DQS7
+ x- \6 v; o! j- l# L- g% {" s2 zGroup8:ECC(0..7)、DQS8
% ]( M$ d$ c& j) ^（c） A/C信号以3：1的space布线，与其它信号保持4：1的space
3 }8 D: D9 p; i  \7 o* S  w$ z9 y（2）长度方面的要求
（a） A/C信号尽量短，但信号间需小于+/-1500mil的误差
$ j2 B5 b5 E! t# K1 m1 j% I+ ~3 F! ]! c（b）CLK信号差分对本身做+/-12mil，差分对间做+/-50mil的误差，且满足Length=SB..PLL+PLL..DIMM-PLL..FB
, Y* H. B9 y# YSB..PLL=Sibyte至PLL Clock buffer的长度
PLL..DIMM=PLL Clock buffer至DIMM的长度
PLL..FB=PLL Clock buffer的反馈时钟长度
对于DIMMs
, A+ K& M  F5 \7 W: _4 K9 z+ RLongestA/C+6in<CLK<ShortestA/C+9in
. q% h) m. p0 r# x+ O对于RAMs
1 h1 r# Q" J6 B, Q% bLongestA/C+4in<CLK<ShortestA/C+7in
( @2 y( r* t: ~, _2 ^. n" F（c） DQS(0..8)做 +/-400mil的误差
对于DIMMs@167MHz
, W5 p/ g  z! G7 KCLK-7in<=DQS<=CLK-1in
; a" @# M+ Z& v: L8 Q* E5 {) b- F0 o对于RAMs@200MHz
( _$ ]% b8 K8 e6 D7 |8 p& {CLK-5in<=DQS<=CLK-2in
（d）DQ/DQS信号组内做+/-50mil的误差
（e） 所有的DQ/DQS长度都需加上Sibyte的Pin内长度
4.   单线阻抗控制在60Ohm，差分控制在120Ohm
5.   Topology
+ D9 z# C8 G0 E3 S& E+ V2 q（1） 对于A/C信号
  S/ z" H' ~1 j- A5 ]对于DIMMs              VTT                                       
Rpack

  M6 _' g3 Z' x2 [Sibyte

( S" S) f9 P: |3 V, h% V$ k6 ~  t' WA/C                                            
对于RAMs
: G: c; [! M8 ?8 z7 G5 r
; @: Q/ J' O" o) Z" b9 \1 nRam0
Ram1
Ram2

  s/ t6 n* Q- y) URpack
- h) g+ J# v+ j& F& k8 t# {+ M2 M- v
Sibyte
! N( L$ O4 X' Q
. b; A0 l/ W+ v6 W- NA/C                           
  T+ I) J1 c3 z7 G, aRam3                                                                 
. m# ^8 G8 I8 ?* FRam4                                                                 
（2） 对于DQ/DQS信号
' z4 ^4 f! q0 [$ KSibyte
- i5 h' l+ F& t0 d! b, R
1 O- J. t( j6 o9 g6 [1 NRpack
; b8 r) q4 j; mDQ/DQS

（3） 对于CLK
Sibyte
) G- `) d& l- l, b3 g
$ B+ x+ {* K+ o. f0 ^PLL
  c  w3 Z& d$ l; T6 I( D/ BSB       DIMM
FB
6.   布线要点
, Z$ J6 h  P8 S( Y; e5 D4 G（1） CLK以差分形式布线，抑制共模噪声
（2） 同组信号以相同层完成，尽量不换层，同一信号若换层，要有共同的地回流平面，若没有共同地平面需在过孔处加地孔
/ }) ~5 N/ l, L) L+ l! G（3） 使用排阻以节省PCB空间
' r1 Q! _8 A0 h（4） 排阻到DIMMs用表层处理，尽量短、顺畅

hust_yojin

看了  不错

quaid_wang

帅哥，你这说的是DDR吧，不是SDRAM////

zcyxh12345

顶了，写的不错

cwfang

sdram有那么复杂吗？我觉得有点太麻烦了 不需要

cccccc32

顶！！ 写的相当详细具体，谢谢！！！！
1 W# c3 e' R$ i" W  Y5 |

cccccc32

DDR SDRAM是要按楼主说的去处理，不然根本不能使用，不过DSP或者FPGA外面是一片的话可以不做这样的处理，如果是两片或以上并联的药按以上方法处理。
谢谢！

Smitheda

值得收藏

yzyiyang

值得收藏

lisaliang0520

感谢分享 ！

marksman

恩，写的不错，

blackground

说说SDRAM啊？

天空的一片云

写得很详细，感谢分享

crhappy

是ddr的呢

peiqiangqiang

还没达到这种水平