2017年9月7日公益PCB评审报告节选

EDA365QA · 发表于 2017-9-8 09:04

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1.电源焊盘没有钢网

EDA365QA · 发表于 2017-9-8 09:06

7.关键信号参考面不完整，多次跨分割及悬空

fengyu6117 · 发表于 2017-11-6 16:19

EDA365QA 发表于 2017-9-8 09:067 X8 A' w1 k6 |5 D1 g" b( Z
10.此类器件都是光耦器件，建议挖空处理。所有层都不要过线

如果需要挖空光耦下面，也不能完全隔离好啊，那不就需要光耦前端走线路径所有层都需要挖空了吗。

pcb · 发表于 2017-9-13 14:38

菜鸟小泽发表于 2017-9-12 20:34
# M; Y$ O! E) d) ~& }8 H" y* \请问版主该图片列举的光耦器件速率达到了多少，可以作为平时设计的一个参考

光耦是隔离器件,是靠光电来耦合的不用考虑速率.

EDA365QA · 发表于 2017-9-8 09:04

2.由于U1输出的4输模拟信号需要穿过数字区域(VC)到电源区域(VS)，因此建议信号靠近旁路电阻(R51)进入电源区域后再分开

EDA365QA · 发表于 2017-9-8 09:04

3.串口器件周边的5个电容建议都加粗处理

EDA365QA · 发表于 2017-9-8 09:05

4.6V从电源(U6)到产生模拟5V的电源模块(U7)只有TOP层这些连接，需要加宽

EDA365QA · 发表于 2017-9-8 09:05

5.晶振供电电路，加粗处理

EDA365QA · 发表于 2017-9-8 09:05

6.参考面上有多余的挖空区域，导致时钟信号参考面部完整

EDA365QA · 发表于 2017-9-8 09:06

8.变压器前后需要做隔离处理

EDA365QA · 发表于 2017-9-8 09:06

9.USB是差动信号，需要按照差分走线

EDA365QA · 发表于 2017-9-8 09:06

10.此类器件都是光耦器件，建议挖空处理。所有层都不要过线

紫菁 · 发表于 2017-9-8 09:17

邹华逊 · 发表于 2017-9-8 13:17

学习了！！！

Csec · 发表于 2017-9-9 13:55

学习了，很强大！！！

丶vagrant · 发表于 2017-9-9 17:00

look look , study hard

qilinwang66 · 发表于 2017-9-11 09:11

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