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2017年8月8日公益PCB评审报告节选

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发表于 2017-8-9 08:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
1.  开关电源连接电感太细了.
3 X! X0 N: m* F# B" e3 g( }1 E. ^
( J' T- L  b- ^2 i) d5 t/ W9 E, l
分享到:  QQ好友和群QQ好友和群 QQ空间QQ空间 腾讯微博腾讯微博 腾讯朋友腾讯朋友 微信微信
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 楼主| 发表于 2017-8-9 08:56 | 只看该作者
3.  ESD尽可能靠近接口.
/ Y$ r4 u; K4 v5 t# o6 |
" F; a5 |' i- h0 ^' L3 R

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 楼主| 发表于 2017-8-9 13:33 | 只看该作者
jiache 发表于 2017-8-9 11:40$ l6 ~, C7 w1 E: a/ D* K
这个问题,此页内出现两次,请大神给个正确示例。在此问题上是否区分滤波电容和退耦电容?请大神指点。
* W* U( j" r! B" l) A* y
不管是滤波电容还是退耦电容都不要放通路的最后面.滤波电容是靠输入端,退耦电容靠近用电管脚.
1 l0 C9 Q' O8 V& c2 U) M. a, f

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谢谢。  详情 回复 发表于 2017-8-10 00:05

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发表于 2017-8-9 11:40 | 只看该作者
EDA365QA 发表于 2017-8-9 09:00
  I; q& b5 R7 ]1 Z. F; g7 o10.   电源过电容靠近PIN脚,不然电容只是摆设.
; L( R7 o* |9 {. [# G% V
这个问题,此页内出现两次,请大神给个正确示例。在此问题上是否区分滤波电容和退耦电容?请大神指点。
! L6 [2 S3 ]# C: g

点评

不管是滤波电容还是退耦电容都不要放通路的最后面.[/backcolor]滤波电容是靠输入端,[/backcolor]退耦电容靠近用电管脚.[/backcolor]  详情 回复 发表于 2017-8-9 13:33

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 楼主| 发表于 2017-8-9 08:56 | 只看该作者
2.  电源应补强加宽.- \7 M* t$ x5 d0 Y( H- l4 p  ~
5 q6 V8 ~2 y+ O" p' e2 m5 K

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 楼主| 发表于 2017-8-9 08:56 | 只看该作者
4.  跨分割.
- i$ D5 f  h# q3 |  |; v 8 e3 N  Z9 S; \/ e9 v  T; {: M

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 楼主| 发表于 2017-8-9 08:57 | 只看该作者
5.  部分器件没有开钢网.
1 _" g  l- j& v% v) N7 l 2 m- ~, v8 j) h2 B1 y0 k& E4 Z

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这个问题出现好多次了,是allegro经常出现的问题吗,建议在版块置顶该问题。  详情 回复 发表于 2017-8-9 09:15

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 楼主| 发表于 2017-8-9 08:57 | 只看该作者
6.  PCICLK没等长.
; ]; l* d3 |' l$ C" n2 V% u! x 2 u& Z' f7 B: x) s: g# }

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 楼主| 发表于 2017-8-9 08:58 | 只看该作者
7.  电源要先过电容.8 y( @# [1 ~8 a' e  z5 S7 c* r
$ c5 ?/ r" r. s% l1 B3 r' V  w

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 楼主| 发表于 2017-8-9 08:59 | 只看该作者
8.  晶体电容尽量不要在末端., @5 W! v5 a$ e) K. E) l
+ v$ g( x' M( Q! O2 S

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这个是为什么呢?有些两脚晶体,芯片厂家评估板就是远离放,影响大么,如何空间比较紧张情况下。  详情 回复 发表于 2017-8-9 10:26

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 楼主| 发表于 2017-8-9 08:59 | 只看该作者
9.  电源没加粗没过电容.
& O) g7 b# o+ n  W$ \8 N( N $ k' j* ~4 V. z7 p% _

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 楼主| 发表于 2017-8-9 09:00 | 只看该作者
10.   电源过电容靠近PIN脚,不然电容只是摆设.
+ i0 A6 Y: z1 |) a : R  v+ q! T4 b

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这个芯片貌似电流不大,需要这么多大电容?  详情 回复 发表于 2017-11-7 17:34
这个问题,此页内出现两次,请大神给个正确示例。在此问题上是否区分滤波电容和退耦电容?请大神指点。  详情 回复 发表于 2017-8-9 11:40

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发表于 2017-8-9 09:15 | 只看该作者
EDA365QA 发表于 2017-8-9 08:57
9 W* k  b; Y- s# F7 J+ m5.  部分器件没有开钢网.
) l0 P/ ]* e7 A
这个问题出现好多次了,是allegro经常出现的问题吗,建议在版块置顶该问题。
6 `+ L9 h! p6 [$ `7 W& q3 t5 v

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发表于 2017-8-9 10:26 | 只看该作者
EDA365QA 发表于 2017-8-9 08:59" p) F8 v* y  N4 A
8.  晶体电容尽量不要在末端.
) f( k  C9 M5 X* [/ h
这个是为什么呢?有些两脚晶体,芯片厂家评估板就是远离放,影响大么,如何空间比较紧张情况下。
5 F& |! t. l+ U/ w

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是晶体的两个电容不要放末端.  详情 回复 发表于 2017-8-9 13:27

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发表于 2017-8-9 11:36 | 只看该作者
同问,请大神分析一下,谢谢。
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