2017年7月23日公益PCB评审报告节选

EDA365QA

1.  跨分割，如ART04与ART07互换就可以避免跨分割.
! E& M1 @( k. J- Q/ N# H

eda1057933793

EDA365QA 发表于 2017-7-24 08:41
5.  时钟与DQS差太大了.

# r( W5 O$ n) M6 N看图片，地址、控制、时钟线走的是T型拓扑，而数据线走的是点对点的，那么时钟和每组数据线的dqs该怎样控制，datasheet里应该有写等长控制要求，这种的应该是到每片颗粒的时钟线长度比到该颗粒的dqs长一定的数值是吧。
7 ~" g6 r2 y; I" H

eda1057933793

EDA365QA 发表于 2017-7-24 08:41
4.  DDR下拉都应在末端.

9 T* I7 R6 E) _# v) }/ B; `9 h3 J1 ^是指的vtt的电阻吧，这个端接电阻放在哪里应该看走的拓扑吧，如果是fly_by，就需要放在末端颗粒，现在看这个图走的是T型拓扑，是不是放在中间的T点位置？
7 _1 q8 b+ A" l$ m

pcb

wshna0221 发表于 2017-7-24 14:41
4 ~4 ?+ x4 ?. o9 M3 c( H5 B: R哦，那遭了，刚做了一块板子，差了1000mil左右。DDR3两颗芯片

DDR3没有这个要求

EDA365QA

2.  铺地铜没有打孔无意义.
$ ^7 r  w& |* @, H% A2 s

EDA365QA

3.  电源连接需补强.

" B# ]$ p" ]* Z2 g! N

EDA365QA

4.  DDR下拉都应在末端.

EDA365QA

5.  时钟与DQS差太大了.

, P' D! k# m7 k! J5 Y

EDA365QA

6.  跨分割还可以优化.
6 }- ~4 Q" [$ y# G: s

EDA365QA

7.  5V需要补强.
. x- |5 m& F% X( U

EDA365QA

8.  相邻层有重叠走线.

( }. X8 \+ Q) Y" g' a* c: T/ K

EDA365QA

9.  板框有移动了.
. q* b, |% }$ K* ~

EDA365QA

10.  左右两边有跨分割.

4 ^+ ^0 c+ w5 e7 @, g/ J

qilinwang66

wshna0221

EDA365QA 发表于 2017-7-24 08:41
5.  时钟与DQS差太大了.

! K% v4 \& l* P# h差多少合适呢?

4 l7 `& N, [) n/ A" N

pcb

wshna0221 发表于 2017-7-24 09:50
差多少合适呢?

! ?6 S6 ]4 b. P. X1 V9 N最好不要大于500MIL.

wshna0221

pcb 发表于 2017-7-24 14:11
; t! I# p9 @2 N$ g) F9 \最好不要大于500MIL.

9 q2 u. q: ~& g0 r/ A, T哦，那遭了，刚做了一块板子，差了1000mil左右。DDR3两颗芯片