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2017年7月23日公益PCB评审报告节选

查看数: 547 | 评论数: 18 | 收藏 0
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EDA365QA
发布时间: 2017-7-24 08:37

正文摘要:

1.  跨分割，如ART04与ART07互换就可以避免跨分割.+ |( {0 ~- o( x. [  C( C ! I/ D( J3 l- _/ J+ N

回复

eda1057933793 发表于 2017-9-6 15:05
EDA365QA 发表于 2017-7-24 08:41, P$ D" s7 O+ W. K" e- k
5.  时钟与DQS差太大了.
% Q: m) {+ c' Y- t( c) r. y
看图片，地址、控制、时钟线走的是T型拓扑，而数据线走的是点对点的，那么时钟和每组数据线的dqs该怎样控制，datasheet里应该有写等长控制要求，这种的应该是到每片颗粒的时钟线长度比到该颗粒的dqs长一定的数值是吧。" ?& l7 }+ k3 @$ O  g) Y: A
eda1057933793 发表于 2017-9-6 11:46
EDA365QA 发表于 2017-7-24 08:41* j+ H* h, x- }6 o! J+ }
4.  DDR下拉都应在末端.
' o7 O" {0 ]1 G0 i9 X
是指的vtt的电阻吧，这个端接电阻放在哪里应该看走的拓扑吧，如果是fly_by，就需要放在末端颗粒，现在看这个图走的是T型拓扑，是不是放在中间的T点位置？
$ @  b& \2 R- q; {  n. n8 k
pcb 发表于 2017-7-24 14:49
wshna0221 发表于 2017-7-24 14:410 T/ _+ R0 t( {, M1 Y$ i5 p. W& U, t
哦，那遭了，刚做了一块板子，差了1000mil左右。DDR3两颗芯片
$ H3 X2 u2 |5 h9 e1 H
DDR3没有这个要求
7 y/ ^2 o) C/ S0 e) T, X! S

点评

jacekysun
对，我也看到DDR3没要求DQS和clk有相关联的  详情 回复 发表于 2017-7-27 12:15
fengyu6117 发表于 2017-11-9 09:08
jacekysun 发表于 2017-7-27 12:15
pcb 发表于 2017-7-24 14:495 b+ y2 t3 {: Q3 u( E) ^6 A
DDR3没有这个要求

9 Z. {/ _0 V$ s6 ~/ ~, L1 |9 i对，我也看到DDR3没要求DQS和clk有相关联的
" |# Q2 g' j& ^' @$ s/ o
wshna0221 发表于 2017-7-24 14:41
pcb 发表于 2017-7-24 14:11
$ b0 V" w* {' h, s- x最好不要大于500MIL.

+ |* t7 B2 Y' F" T3 r) y哦，那遭了，刚做了一块板子，差了1000mil左右。DDR3两颗芯片7 B1 I+ ]% F5 d# l5 I, D3 D

点评

卢磊
我们是DDR2  发表于 2017-9-11 09:07
卢磊
这两根线我们都是做等长的  发表于 2017-9-11 09:07
pcb
DDR3没有这个要求  详情 回复 发表于 2017-7-24 14:49
pcb 发表于 2017-7-24 14:11
wshna0221 发表于 2017-7-24 09:50: Q! `4 k  u3 [1 Y, u  l* Z
差多少合适呢?

9 Y( @* n$ |; i# _* r8 U* X# N最好不要大于500MIL.

点评

wshna0221
哦，那遭了，刚做了一块板子，差了1000mil左右。DDR3两颗芯片  详情 回复 发表于 2017-7-24 14:41
wshna0221 发表于 2017-7-24 09:50
EDA365QA 发表于 2017-7-24 08:41
5 A& x2 I$ `  ^5 L' {& w/ U# Y5.  时钟与DQS差太大了.
( c4 p1 J9 T2 O. e8 @1 g' ]
差多少合适呢?
, V/ o6 c$ B6 g  j* N" a" O( j+ B8 A% e( z2 G

点评

pcb
最好不要大于500MIL.  详情 回复 发表于 2017-7-24 14:11
qilinwang66 发表于 2017-7-24 09:02
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