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allegro差分对之间的等长应该怎么处理?

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发表于 2015-9-3 10:50 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
因为差分对中间会有电阻或者电容器件,所有在创建xnet的时候首先建立相应的模型& T5 }+ X  ?+ @" u, b+ t
0 W, _4 s8 y" _0 T) ?
然后对xnet分别进行差分对设置# d( c7 D3 G4 P) u

0 U- T! q3 C* ^4 D在电子规则的选择某对差分对,启动SigXplorer,然后设置该差分对的等长规则(例如设置了一个DIFFTEST)4 ]8 J# d* b: K6 V: |$ `
在规则里面会自动产生一个匹配组
3 ]. q* N/ C; H% P% n
5 m" V: Z) N$ n0 G' O2 @& L; x7 B6 [; p' |
当我将另一对差分对的规则也赋予该规则后,进行自动等长处理的时候发现该走线不能进行蛇形绕线等长处理  前面的可以
6 n, O7 U# ~0 q
' r8 a6 f) G- {3 e# `, z$ o' Y+ ^不知道原因在哪里
1 z. B+ r! s1 f" ?' K & V/ [) S0 u' ^
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 楼主| 发表于 2015-9-8 11:19 | 只看该作者
freeren 发表于 2015-9-8 10:17
/ G, Q4 C4 m4 O  z" O1 T; W1.端接电阻一般不做等长要求,但如果是intel方案的话,会对DDR 地址线和控制线的端接电阻走线长控制在0~1 ...

5 ?% w2 }; j2 W( Z4 A0 q我刚才又尝试了一下不知道理解的对不对:
; g. p+ o/ F0 ^  G1 r不管是差分对 还是 数据 地址 的等长
6 z& e; v: ?3 ~: D4 H5 w2 k. |! V8 Q$ o
1 `. k2 b7 x" ?2 z  o  j
首先设置最外层最长走线的网络,在相对延迟规则选项中右键打开sigx工具,然后按照提示新建一个规则,延迟0,容差5mil
8 n) k9 i5 [' C) T6 N' m. U6 K8 [6 F2 G- R: D4 u
然后将所有相关的关联到这个规则后可以变成一个匹配组,并把最长网络作为等长参考目标
! [- h: d- w0 B1 O
8 R. p) m4 D- Q) N  S
7 s) o2 F: p! z# G1 e9 G同时最长网络设置最小最大延迟规则(假设是某个固定的长度2995mil  3000mil)6 `: T% \. n% a3 Z2 N( g" X
( z; G+ o  x9 c- F" Z; D9 R* e
这样用自动等长调节工具进行处理的时候是不是就都按照设置的固定的长度2995mil -3000mil进行实际匹配(当然除非空间足够,得到的结果会比较好,否则还需要手工调整空间区域配合等长优化)
  A$ a7 F, `1 u& o5 Q
7 r) ]1 D3 L4 @/ I9 D9 l  w. f$ r8 j! ]# c+ a. Q! p* `% {
像您说的不考虑上拉电阻的因素,是不是也是在sigx里面进行设置,将里面的电阻与走线删除,相当是创建了不考虑伤拉走线的 芯片间的点到点 相对延迟规则?其他在设置一根最长网络的 最小最大延迟规则即可? 不管我尝试的时候不知道怎么设置, z. D6 k6 I8 D( F

# i# K: y; j8 g4 @我回头先转个低版本的文件
" Y8 m0 R  A) T7 j( W

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 楼主| 发表于 2015-9-8 14:35 | 只看该作者
freeren 发表于 2015-9-8 11:40  {$ F+ K1 |5 x
是的,一般是加入T点设置
. s: ]9 {5 `  a$ ?' w
这个必须加入T点才能吗?/ b3 V' U' t) G8 O0 |

: m* q8 B) K6 O- C我尝试的设置是,首先选一根网络创建pin pair,然后sigx创建相对延迟规则,然后其他的跟它做匹配组  这个时候发现pin-pin的可以等长,但是到电阻的那侧有DRC错误提示
: v. i0 N" E# V0 o6 {- k
7 f' l; W- H9 [) d1 @' v(奇怪的地方是:为何不能选择网络,然后在sigx里面删除到里面的电阻网络,只保留需要等长的pin的网络然后设置规则呢?必须首先创建pin-pair?)
/ |  i" |2 ?! c7 e5 u
$ h1 G* d5 H( K9 N! ^0 I% [0 g3 N2 @+ d- X: _

1 Q9 g4 p5 w" x假设设置T点的话,第一个点是不是点发射端,第二个点电阻端,最后点接收端 完成T点创建6 `9 q; C4 @, a- P8 Z9 k
2 z7 u' B3 D4 ?0 g# n9 G$ v
+ n; V$ k: k0 [0 F8 A
在选择该网络创建相对延迟规则的时候可以创建2个规则,一个是发射端到接收端(0mil:5mil); 另一个是接收端到电阻端(0mil,300mil  这样设置对不对?即暂时不考虑它的等长要求)3 J1 D- [- _/ R- q; P, I
. ]; _0 q8 w7 [. i' z' t& `  i$ N
那么在发射端到接收端这段网络的等长设置怎么弄?假设都要2500mil长,这个如果在最大最小延迟里面设置 会不会导致T点两侧都要等长到2500mil?
7 I* m0 F5 w) _$ c1 z+ C
* i2 g1 m! v2 `
3 `& l1 O! \; l' r! U9 p怎么设置T点的一侧是2500mil 容差5mil,另一侧等长,容差100mil上下
# v5 b* p% r. R2 b$ Q9 z# R- e5 u

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 楼主| 发表于 2015-9-8 11:31 | 只看该作者
freeren 发表于 2015-9-8 10:45
( v5 `9 K- Y) z3 L2 p* v你PCB版本,太高,我打不开,转个16.5以下给我,我设置好,发给你看

, A5 y& y& ^  k6 L$ ]( t+ z XNET_TEST.rar (65.5 KB, 下载次数: 1)
. b, G9 t; \9 L  e
9 Z, z# ~) p9 z, h. K5 A! O0 U! l8 M5 d
附件的原理图 我目前只画了一个数据等长  与上拉等长的  没有画差分对的  你可以在里面随便画与添加5 K$ i6 L* u; h% p

/ M# s% x4 M8 ^: V! c* n4 r* g) S) Z4 R- @' E
目前我设置的上拉等长发现 pin到pin好像是等长了,但是会有上拉电阻段的DRC错误;不知道在规则设置的时候如何屏蔽掉这部分?是否可以设置
7 A8 J/ h7 w3 K* t
2 w( X3 N, l0 [3 V# p2 u; a. s6 L) m6 }$ t3 d( Z' b
另一个不是很方便的地方就是如何统一选择需要匹配的网络?只能通过原理图交互的方式这样的选择吗?0 v. \  `2 ?0 G' C0 ^
9 D+ `4 u( L. p8 V+ y; _* D3 A8 u
. X, o" u1 k4 }$ E/ g, U& J: x. b* F
在allegro里面如何一次性选择匹配组 然后做自动优化等长?
3 G- C$ J- j0 e. f# j2 \# S# _2 a: b
在进行优化的时候 是不是常用的方法是固定一部分手动画的线,然后然工具自己调节?还是控制好区域 与自动等长的规则设置 然后自动调?(因为规则中可以好多个选择项进行设置,gap 幅度 等 )
. N+ A: e8 h' N' l

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发表于 2015-9-5 09:32 | 只看该作者
不太理解版主的意思...是想加查分对内的等长么?还是加整个组的等长?% V- j4 q( F) e
你那个加法对内可以加上,整个差分对组的不是那么加

点评

有时候挺奇怪的 兄弟你在做差分对之间的等长是怎么弄的? 是不是也是先把一个差分对的拓扑设置成自定义,其他的跟着使用这个?  详情 回复 发表于 2015-9-5 10:21
又累又out...............

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 楼主| 发表于 2015-9-5 10:21 | 只看该作者
kinglangji 发表于 2015-9-5 09:32
- }) j! r+ r! D不太理解版主的意思...是想加查分对内的等长么?还是加整个组的等长?
8 [# X1 ^0 c: r* c: F. T" u, _你那个加法对内可以加上,整个差分对组 ...
) e5 y7 ^+ q' u% x$ Y# D
有时候挺奇怪的
4 Q  j" \2 M3 H8 D, l2 E( o6 E  O: G: Z/ C" e
兄弟你在做差分对之间的等长是怎么弄的?
3 }7 r7 k; ]2 |7 F- U/ _9 ^$ \8 d
是不是也是先把一个差分对的拓扑设置成自定义,其他的跟着使用这个?
# d3 f" F% O# M) D1 m2 o% ?

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我不太理解你的习惯是怎么设法,不过一般allegro都是直接分组,然后对组设置规则..  详情 回复 发表于 2015-9-5 10:37

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发表于 2015-9-5 10:37 | 只看该作者
mengzhuhao 发表于 2015-9-5 10:21
5 g/ [; i0 C' t# M/ f- K- @有时候挺奇怪的' F, E' N; Y! O) F6 Y2 |

7 P4 i0 e4 Q9 ~+ g' b* N; S. j兄弟你在做差分对之间的等长是怎么弄的?
, I' }5 a' @( A, ~  C7 C
我不太理解你的习惯是怎么设法,不过一般allegro都是直接分组,然后对组设置规则..0 v; k0 n* H6 l8 k; Q0 c5 i- b

点评

不是把差分对的等长先设置成匹配组吗?在匹配组内设置等长规则? 等长规则可以先拿任意一对差分进行拓扑建立等长约束规则,其他差分对调用这个规则?  详情 回复 发表于 2015-9-5 11:11
又累又out...............

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 楼主| 发表于 2015-9-5 11:11 | 只看该作者
kinglangji 发表于 2015-9-5 10:37
+ w) \0 v; k0 H5 }我不太理解你的习惯是怎么设法,不过一般allegro都是直接分组,然后对组设置规则..
) w% W- w% o6 d
不是把差分对的等长先设置成匹配组吗?在匹配组内设置等长规则?+ C; o8 a+ k. s% s* G" p/ T3 O8 d
" ~4 ?# C4 O2 ^" K
等长规则可以先拿任意一对差分进行拓扑建立等长约束规则,其他差分对调用这个规则?
- L" S* ?/ D* K+ M/ r3 I2 L  `

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在SigXplorer、、、是可以设置等长匹配、线宽间距约束,但等长匹配我一般是在如下图里设置,简单快捷  详情 回复 发表于 2015-9-6 13:57

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发表于 2015-9-6 13:57 | 只看该作者
mengzhuhao 发表于 2015-9-5 11:11
2 s( d4 B) N+ S不是把差分对的等长先设置成匹配组吗?在匹配组内设置等长规则?* @- e) H* Z- t' b* j4 ~
0 P# h: |" U* R. R6 u& V
等长规则可以先拿任意一对差分进行拓 ...

: t& E) r2 M% h' m4 z4 H7 }- i在SigXplorer、、、是可以设置等长匹配、线宽间距约束,但等长匹配我一般是在如下图里设置,简单快捷

等长匹配.png (79.39 KB, 下载次数: 1)

等长匹配.png

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不是建立一个等长匹配组么?  详情 回复 发表于 2015-9-6 14:14

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 楼主| 发表于 2015-9-6 14:14 | 只看该作者
freeren 发表于 2015-9-6 13:57/ l6 E/ N: Y/ Q" I
在SigXplorer、、、是可以设置等长匹配、线宽间距约束,但等长匹配我一般是在如下图里设置,简单快捷

+ A/ a/ L! {- x' Z/ Q& N+ w  ~# h不是建立一个等长匹配组么?' F( K; b3 |- I1 I, P

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发表于 2015-9-6 14:24 | 只看该作者
上面是差分对内等长,组与组间等长用match group,并选一根为基准

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发表于 2015-9-6 14:37 | 只看该作者
net:TCLKP,ppr:J7.17:J8.17 此处等长匹配值应由1500mil:15mil修改为0mil:15mil

等长1.png (6.06 KB, 下载次数: 0)

等长1.png

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等长的的设置成1500mil:5mil 其他作为被动匹配的设置成0mil:5mil? 这个是在匹配组里面手动修改? 不能自动更正?  详情 回复 发表于 2015-9-7 21:15
你的意思是说:假设CLK差分对设置1500mil:15mil的规则,TCLK 作为需要匹配的差分对则改成0mil:15mil? 可是TCLK的规则不是直接复制CLK设置的规则吗? 保持原样会有问题?  详情 回复 发表于 2015-9-6 17:01

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 楼主| 发表于 2015-9-6 17:01 | 只看该作者
freeren 发表于 2015-9-6 14:375 `6 R. ?0 @+ l; |5 Y+ Q, I2 [/ I
net:TCLKP,ppr:J7.17:J8.17 此处等长匹配值应由1500mil:15mil修改为0mil:15mil
5 q; t5 |) j; E
你的意思是说:假设CLK差分对设置1500mil:15mil的规则,TCLK 作为需要匹配的差分对则改成0mil:15mil?  可是TCLK的规则不是直接复制CLK设置的规则吗? 保持原样会有问题?
  p6 m/ N2 Y' ?$ A6 I; C2 \, e

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发表于 2015-9-6 17:27 | 只看该作者
1.这些设置是相对的,不是绝对,没有强制要求一致,若TCLKP按你设置1500mil:15mil,TCLKN是基准线,举例,设TCLKN实际线长为2000mil,那么TCLKP这条走线必须控制在3500mil+-15mil范围内,约束显示才会变绿,这明显跟你实际想要结果相左啊;
0 h. ^6 Y" D/ z# o" n6 c: E: o2.    0mil:2milmil:相对TARGET长度误差±2mil
2 }# L$ E/ m0 @       -50mil:12.5mil:比TARGET长度短50mil,误差±12.5mil7 e8 c# k! X/ _* ^) z& Z. O2 b
“-50mil:12.5mil”对这个表示意思理解不够

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你的意思是 差分对1通过拓扑结构设置约束长度与冗余长度 差分对2,差分对3...再设置相对等长约束? 就是2个规则?  详情 回复 发表于 2015-9-6 20:52

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发表于 2015-9-6 17:27 | 只看该作者
所以才会导致你的蛇形线无法绕

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 楼主| 发表于 2015-9-6 20:52 | 只看该作者
freeren 发表于 2015-9-6 17:27: L( b2 U4 A5 i* k% y8 }- m
1.这些设置是相对的,不是绝对,没有强制要求一致,若TCLKP按你设置1500mil:15mil,TCLKN是基准线,举例,设 ...
- \' d% G' Y5 S  D: i9 b
你的意思是 差分对1通过拓扑结构设置约束长度与冗余长度
7 |. D& ]2 C5 P: Q( w" |6 }- K
差分对2,差分对3...再设置相对等长约束?
* J/ [$ I! t( d& E1 N: F+ g) Y
$ \% w* p, H& x/ \  x就是2个规则?
8 O& X! D, w6 I2 H5 L+ P
* T+ u. f* q5 a  A# {
, F8 t+ e$ G5 n. s/ c, V) w+ U3 W! d' k& m  p

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发表于 2015-9-7 08:54 | 只看该作者
不算两个规则,只是走线长度,偏差值没有一样而已

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如果快速在pcb中选择要匹配的网络? 这点感觉好不方便(在以前使用的pads里面 匹配组都可以分别直接点击全选中 然后进行等长优化处理)  详情 回复 发表于 2015-9-8 08:24
[attachimg]101880[/attachimg] 始终做不到2500mil的等长? 空间很大 [attachimg]101881[/attachimg]  详情 回复 发表于 2015-9-8 00:56
[attachimg]101875[/attachimg] 例如我在两个排针之间放置2个排阻,间距见图示 创建完排阻模型生产xnet后 旋转test0使用sigx打开拓扑工具 新建一个相对延迟规则,设置一个长度约束 [attachimg]101876[/att  详情 回复 发表于 2015-9-8 00:38
在做等长规则的时候 如何提前快速查看组内的长度关系 以便设置那根 并设置多长是最佳的?  详情 回复 发表于 2015-9-7 21:58
[attachimg]101874[/attachimg] 像带着匹配端接电阻的走线 在做等长的时候应该怎么处理?因为这些端接电阻可能不是芯片之间点对点,而是额外拉出的一段走线,这些应该怎么考虑进去?  详情 回复 发表于 2015-9-7 21:45

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 楼主| 发表于 2015-9-7 21:15 | 只看该作者
freeren 发表于 2015-9-6 14:37
9 }- t6 C+ b: ^. x& Jnet:TCLKP,ppr:J7.17:J8.17 此处等长匹配值应由1500mil:15mil修改为0mil:15mil

; X, |' v3 R1 P' v4 I0 O2 j, p等长的的设置成1500mil:5mil) d, m& h6 ~. b) X

( L4 X0 y9 q6 G& @3 K* m, l: b其他作为被动匹配的设置成0mil:5mil?  这个是在匹配组里面手动修改? 不能自动更正?
; A+ T2 ~. N8 s% }
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