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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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发表于 2008-9-22 21:52 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 jimmy 于 2014-9-9 11:44 编辑
  q5 m3 v! t0 N$ H/ l9 F  R. w% M3 s* H& L
大家一起学pads!
- J  u4 s# x3 s7 y% Y: R+ G5 R
互相学习,取长补短!
( P- G; }2 b4 g4 I1 m. G3 Z9 k6 `7 }3 s9 _! y" s5 Q. u' x$ {
大家对PADS软件使用有不明白的地方或有什么心得体会,
- Q0 z5 }9 ]7 U6 z2 z% w" ~( Y; h" l- [) t
本贴限pads9.5及以下版本的交流。(暂不交流PADS VX)

2 D& U! D* \8 P9 U7 I* Y( t# x% c  [3 P" q# o5 T# N

0 q( Z' `1 d: d/ Q, v# R欢迎跟贴!有问必答!. d& W! X8 V: d; ~" |
% K0 D) \% l6 {

5 q* n! ~* D6 ^  e1 c2 J6 ?

3 M0 W6 z+ U7 I* \5 e1 {[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]! E( e! [3 Z/ _/ [! ^0 W- ]
# K1 X8 U4 T# d/ A" y% Z) W
/ h7 b  {+ \) X$ l9 B
由于此贴已过有效期,特开新贴:
& V! P  J8 X! A: q8 W1 a9 Z3 i8 x
+ T) O5 m; p: K★★★ 大家一起学PADS(二) ★★★......【有问必答贴】
% u$ S9 r& v' j, V" G) n" Bhttps://www.eda365.com/forum.php? ... 63&fromuid=1147
# c; ^$ c( r# D) L0 A5 @' I: Q6 R* {: ?: z4 Y2 T; _
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发表于 2013-7-23 19:56 | 只看该作者
jimmy 老师是显示的是Ref.des.但没有Part type and part number

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发表于 2011-11-17 21:09 | 只看该作者
gui_qu 发表于 2011-11-16 20:37 / o3 C9 c* F" R0 _7 N1 M/ Y$ I
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
6 ?# A% `' |3 A& ?2 ]  ]+ b这方面是否有详细的理论解释?
( Y" s' Q" R" {9 H, `如果需 ...

1 b, w# a1 V2 X* L( N非常谢谢jimmy回复,
6 E- Z3 x3 p1 d% ^
  o) Y" h7 X. M: b  `
, ^7 `9 }; t9 }6 r7 a. P6 @3 f( }- @$ t- N# A$ b* [$ A5 @8 b
另还有些疑问.请教.6 x2 V3 \1 Y+ Y5 I7 t
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
' }4 J, p, \& ~8 b, Q4 m2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
3 v; h% s) ?- R% V' g1 r 如DDR的数据线与控制线是否要求等长?5 V' p' R6 s! s/ [$ k
地址线与数据线是否要求等长?
# O8 A6 D3 k3 E( F- `3 Q) j  u' O或者是只要求成组的数据线等长?" {; G/ E) Y3 X$ e4 t
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
) E2 e% b% |# \) A7 T2 T; u  R; C( H6 d- N; h" J8 W3 f
另还有一重要问题,
1 Y! w/ s: T& r& R1 C通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?% q) Y4 Q  S: ]

! [, g; S9 i4 ^# N" _, s; Z一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,* i" m9 V. ]5 S: ?
如果频率是800M,这个时候,走等长好还是不走等长好?5 h# z, n: N' D

; `: }' V5 j0 R& @" R4 _$ `9 D7 v另对于双DDR,或多DDR,如何等长?0 Z& ^6 h4 x4 F7 K) c
6 h* \; s  F8 z) E! m2 M
3.以前经常有听到较多数据线时,如16根时,$ a4 o6 }: V/ l5 Y
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?
# v, t* p& r' k4 V2 O* a) ^$ q# [) f+ u# m' c

/ `6 o# ?# r! c* C1 d0 n
- a+ m5 m0 x; `0 h( G, h/ B- i8 }7 V# _% w- T

点评

1,有空间就包吧. 2,分不清有空间的话就全部作等长. 3,双DDR或多DDR,走星形或菊花链拓扑进行等长. 4,可以16根一起走.不能一起走的话,可能这16根里面有发送和接收,所以要将发送和接收分开. 如果有具体的原理图才行  发表于 2011-11-21 11:15
貌似这些都是原理的问题,不是pads技术的问题了  发表于 2011-11-18 11:22

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 楼主| 发表于 2014-11-21 10:04 | 只看该作者
yamazakiryuji 发表于 2014-11-15 20:52
' I/ S+ X$ E7 o! u/ Y2 x6 o版主你好,我用的是PADS2007,在原理图拷贝时,经常会出现很多红色的小方格子(就是那种电气连接断开的标志 ...
$ ?+ w) _* e6 x3 }' J9 R
取消显示标记选项即可。
: l. z" W3 I+ z' w
/ @) O. |4 ~8 C) j1 F7 Y5 K) F( u; r* p& s( N
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 楼主| 发表于 2013-11-8 09:29 | 只看该作者
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必须用Flood manager重新Flood才行。
( k4 L+ c2 X  a1 G& G, W3 K7 f( y& o; }5 M- a/ S' ?
解决方法:重新打开PCB文件时,重新执行HATCH ALL就能恢复灌铜了。或者view->nets,然后关闭此对话框也可以。
: x! ~/ Y# E- v' `& r7 z0 h0 j" x9 g
- F: D# X  ]- @也可以进行设置:Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”
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 楼主| 发表于 2013-10-11 14:04 | 只看该作者
xian2006 发表于 2013-10-10 16:586 H9 _3 W/ a7 v9 C. O* x2 O. n$ M
比如说这个封装,那在PART上不是要加很多引脚,在设计规则的时候同网络的安全间距设置为0,这样才能通 ...
4 f5 q. _) _* p# @' ^& v
中间的散热焊盘只做一个大的就行了。  O$ p$ ]$ F& P) y) v8 y

' M" C5 e3 Y/ p/ ]6 r5 v' v/ j- q另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的网络后,右键,add via.
- u* l' e$ Q- `& P8 k! _. Q' d; M
; }1 C8 b" D+ e& h+ _+ C' a, T想加多少就加多少。可以比推荐的多加几个。
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发表于 2013-4-19 16:48 | 只看该作者
有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗?- _0 o2 h: }3 M6 T2 V; `; `
我上次打了一半感觉内层短路了。

点评

另外,出光绘后也要核对一下数据是否正确,是否有开短路。  发表于 2013-4-20 13:08
单层显示分部看电源层和地层。Z *(*为某一层)  发表于 2013-4-20 13:08

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 楼主| 发表于 2008-12-11 13:03 | 只看该作者
原帖由 zltwin 于 2008-12-5 11:50 发表 8 \7 P- v$ @! Z  Z2 _
由于层面比较多,想通过设置快揵键来查看各个层面,请问有没有这个设置啊
/ b1 u' I$ Y2 V! p+ Y' L2 a. w9 s

+ u- O5 F$ y% xLn. {: K* D# b# Z6 W1 J
) V" L6 }3 K% @9 G0 y
n是你要切换的层
) @* N" Z( R2 g1 a# Y! q9 O7 Y" G; l5 R  {4 Y. \* w
比如你要切换到第3层,请输入:L3* K. _! R) g8 b/ g/ T' B- `
然后回车

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 楼主| 发表于 2008-10-28 21:09 | 只看该作者
原帖由 loveineda 于 2008-10-10 13:18 发表
% O0 P1 I/ H& e( ^# V" v% e初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!" j2 o, `, f! M) z' j7 S( s2 O% |
可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接
3 R" f( u) z4 Y' d这个问题能在开DRC模式下解决吗,有的话,告诉我方 ...
# a1 I, h; f% a& k
4 w2 Z, u% B9 b# V, G+ V
那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil,而你的安全间距值设了10mil 或6mil以上,而又开启了DRP走线的话,当然无法连接。
( J# @. Z/ @3 C% c* i; z8 i) v5 l6 q8 W
我很少开着DRP走线。都是设置好显示栅格和设计栅格好,利用栅格的功能来进行走线。很少修线。

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发表于 2008-9-23 21:43 | 只看该作者
那具体和什么走线习惯有关呢?好的习惯应该是怎样呢?) q0 |5 ^' O9 d# B2 L) H
我是菜鸟,希望楼主耐心指教& G. j. G  c: x" d& A0 |& T) U

  y9 \" m/ w  g5 xjimmy:
' S; i( Z! A" Q; R
: Y3 ~' T1 t6 z3 z, p比如创建元件,丝印外框统一做在all layer0 V& f& q. N& L; H6 y$ ~& j
: w) v' h3 j9 h# N2 H
2d线宽不低于5mil) k. x- Z' t( v: P' K- K  w" [

/ E* K2 ]4 m  ^/ ATEXT等信息不添加在TOP或BOTTOM层
$ H  P8 h7 @$ `( E& R% W5 ~7 i& m  y  ~4 x- K
等等...

1 N0 R8 t+ j" O6 v2 c0 _3 f0 f/ \! b4 E
[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

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发表于 2008-9-22 23:36 | 只看该作者
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊
  S9 j7 z- B- |$ p5 a5 |$ t
8 Q2 R5 d1 _8 K# b# u5 |0 sjimmy:# f* d# @5 b; m9 b* H- l: D* }
5 H7 L8 i+ K( F) J" t; j# n
这种修改起来很费时间。
$ }. d: p( A7 q' N( ]. `1 I* O/ L) e' @- h1 n/ c
主要跟你的走线习惯有很大的关系。4 j9 A  O4 f. T; T1 r9 q

* y! }( @  {" x1 a$ S9 W我们一直在说,良好的设计习惯很重要,可以比免很多后续优化的时间.+ D( k( A8 [6 Z! }5 m. ~
3 M1 _7 u) X( Q% s" F
如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,
7 q4 A: I- N9 C1 ]
8 k! t$ u6 S8 ^7 N( x' S  m# o灌铜后将之删去。
* j* J! q8 w& P# m' n( |

3 E' |1 p, ~$ S# n[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

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 楼主| 发表于 2008-9-23 20:19 | 只看该作者
本帖最后由 jimmy 于 2012-6-1 08:51 编辑
% r# C) z' @' S
( S% ?1 I3 z7 |& x这种修改起来很费时间。5 z% O0 L3 A; t" J

$ s5 f8 `& G8 y5 a7 p主要跟你的走线习惯有很大的关系。: ^$ Y( p8 Z$ L* p6 Q! x( s$ v2 A

" c- ?+ B0 D6 w2 T! A7 I9 g我们一直在说,良好的设计习惯很重要,可以避免很多后续优化的时间.
, p+ U4 `( P; }" ~5 J& l0 d* C: j) t" `
如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,; V1 q0 A. u( J5 D

8 g4 p: t3 W' Y& W# f5 m灌铜后将之删去。

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发表于 2008-9-23 22:10 | 只看该作者

这种情况怎么处理啊

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发表于 2008-9-24 14:53 | 只看该作者
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,! I* G6 j. u8 A7 ]
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
4 n% Q. W: Q  `错误如下:3 i, I% U5 x$ h  u) s* i! w
Mixing nets EGND CN2 1 FMI CN2 1
/ V+ D5 b- \) y9 Z: a6 }* [CN2.1 LA4.2 TP42.1 RF2.2; x* q0 ^  g# x1 Q
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND1 t* r7 q3 V* i! s9 O5 b6 d$ W( n
Mixing nets FMINT CF6 1 FMI RF2 1
8 C9 ]+ r/ |1 L) n; w! mLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1! v" Q3 A1 U' n; l9 _/ ?
Warning: deleting signal EGND
( `1 H  D( u3 n' Y5 [- C, u1 I**INPUT WARNINGS FOUND**

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发表于 2008-9-26 04:39 | 只看该作者
楼主开个QQ群吧

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发表于 2008-9-26 08:34 | 只看该作者
请问画PCB时,自建封装有哪些好处。: Y5 T( y+ I9 t1 ^9 ]+ f* ]
因为我平时工作中都是直接用PCB图直接保存封装。

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发表于 2008-9-26 10:59 | 只看该作者
钻孔对问题
8 I) f+ A3 W6 s! O2 K% P) |+ C看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?8 _% s; n1 c4 u5 ]% \  f
还有个“地”的问题3 e1 C0 a5 Z9 G' [
手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:
" f7 r. A/ A6 CTOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  h4 S2 {* Y; }, ^! H
TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)$ o  M2 }4 P+ o% P6 J7 x4 r
模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?

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发表于 2008-10-10 13:18 | 只看该作者
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!
- h0 k  j6 N+ L- }6 X& w& L0 Z$ O3 P可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接
0 q6 r8 V2 f( l8 o1 h8 J这个问题能在开DRC模式下解决吗,有的话,告诉我方法,非常感激!

怎么回事.JPG (80.89 KB, 下载次数: 48)

怎么回事.JPG

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关掉DRC可以,但是 你完全可以从IC管脚细点 后面粗些!  发表于 2011-11-16 18:00

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发表于 2008-10-22 15:02 | 只看该作者
Value值显示问题# x* c4 E, N2 y
最近画了一块板,线也弄完了,最后时,老板要求出图制版是显示出VALUE值来,
. N: c4 l: B4 v我用allegro画的原理图,PADS布的线,现在板子布好了,想加进去VALUE值,却不可以;
, G; r6 s8 t3 L9 W6 r$ R% b关键是我最开始导网表是没在后面加{VALUE}项,打算生成一个新的显示VALUE值的CEO比较下,2 {5 e9 I/ N4 [
结果比对后说NO DIFFERENCE,各位帮忙想个办法,能顺利解决就好,实在不行,最后出CAM图时; g; J9 |, A5 M( X! E3 ~- P9 O
只好手工添加了,希望各位能提供好的办法,谢谢!

点评

在ECO比对的时候,必须把comparison页compare only ECO registered attributes的选项勾起来。  发表于 2011-8-18 16:07

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发表于 2008-10-22 20:07 | 只看该作者

LOGIC 的问题

请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:6 F  c" v, v8 q/ i
pin discrepency    decal gate<1>for gate number#<1>   
% I  O- s7 A4 q! \还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
8 d1 D  b1 C  W/ O- }+ g为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了,因此我怀疑是否是软件设置的问题,真诚地请教版主!

点评

在线走到一半的时候双击左键悬空,你将设置里面的allow floating connections打上勾就可以了  发表于 2011-8-23 15:06

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发表于 2008-10-22 20:15 | 只看该作者
原帖由 古域清流 于 2008-10-22 20:07 发表
3 a$ s6 k: p. T( }请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:$ j5 j" i' I% c
pin discrepency    decal gatefor gate number#   
; ^8 P+ w9 _( w' C2 I; O/ q还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

6 E2 y, s! [( A' L: W! ]% d$ _2 M, z+ D" v5 L
please uncheck! _, Q/ K3 _. k2 F& d  m
allow floating connections

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发表于 2008-10-23 01:17 | 只看该作者
对思齐:( r4 n7 @7 @$ a' B6 p8 v
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?
. k7 l0 W/ x4 K- i0 R0 Areply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
$ V) ?2 v2 d3 j4 x
% D2 [7 d- o7 _& E$ [! K2.% A% T6 [5 c0 G* e! k: N6 \
手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:$ F: R7 ~+ G9 _3 X: y2 f
TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?
% z1 q+ Q* f; `) k# l1 D- |reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

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发表于 2008-10-27 15:58 | 只看该作者
求助:网表问题  u4 g; S- |6 h
重新装了下电脑结果,输出网表时提示      :
5 A* V6 F5 G: C( {Design Name: D:\资料\复件 FINAL.DSN
5 g# ]# [/ _6 P- u4 [' u8 z[FMT0012] Can't open first output file" ^+ }" Z6 n" s! a' `
#各位碰到过没有,帮忙啊,先谢谢拉!
+ x2 d1 r% P% t# g( Y( D( {  R% p! |  [0 ]! i9 C
斑竹救命
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