★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

' p2 K9 l7 T& o) \
" x* q  p3 L% Q0 \大家一起学pads!
" F/ x% T8 N/ s. m' @
互相学习，取长补短！

大家对PADS软件使用有不明白的地方或有什么心得体会，
+ l4 N" C8 }. {( \' _$ P# b
本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)


( s0 v. q: {6 R8 m& x欢迎跟贴！有问必答!
/ @7 W# ]+ S6 v  k4 p
) F( h( g" D8 Y( B

[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]


$ n: D: _8 O/ q) S) z" n, ]由于此贴已过有效期，特开新贴：
0 ?- w" Y. F/ S% n) |; t+ l
★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
https://www.eda365.com/forum.php? ... 63&fromuid=1147

etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
( s6 q. c1 R. T, G: }; y7 }. G这方面是否有详细的理论解释?
如果需 ...

非常谢谢jimmy回复,
$ `( s$ D* e! ]0 U9 t  f+ Y; d
% m) z' ]2 u, e- V" U

另还有些疑问.请教.
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
7 ]1 W+ j$ T: Y, @8 D  R! q6 N2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
. b9 N( A3 J$ u* W 如DDR的数据线与控制线是否要求等长?
% `* X) F! H( l: s9 y地址线与数据线是否要求等长?
* H* y7 K) K! ^& p0 }& P( g( F或者是只要求成组的数据线等长?
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,

# a' F0 I7 J5 n* A+ w! h另还有一重要问题,
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?

一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
如果频率是800M,这个时候,走等长好还是不走等长好?
* v2 T4 Y. _- z8 P' R5 q4 t
( c/ N( o" w' D1 X& ^7 Z另对于双DDR,或多DDR,如何等长?
" c6 O, u- C& t. r3 X
7 x/ p8 l1 I! N8 M6 [3.以前经常有听到较多数据线时,如16根时,
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?
  _, x% `" V. a# v


) Q6 R& B7 j2 f* F

jimmy

yamazakiryuji 发表于 2014-11-15 20:52
版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

( w( ?1 V$ u0 [  o) j% |取消显示标记选项即可。
) A7 w! }: W9 O+ x$ |% U6 F

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。
7 N9 W+ ]$ s5 i/ c: m% e
解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。

0 R5 ^+ W+ \! ^5 h+ I也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

- p, d* a+ N- P$ E; U/ C. E+ }中间的散热焊盘只做一个大的就行了。
$ `1 A8 P) s+ S. |
$ M2 h  W+ O! X: g$ c  M另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.
2 w* C( m5 r. f$ G7 @
想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
# w* I# T" ]5 L4 ?& V我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

Ln
4 j, J" s6 E) h( ~, I& F0 j/ x
n是你要切换的层
( ~3 D0 e$ p3 t7 v" i3 N: A. ^
比如你要切换到第3层，请输入：L3
然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
2 [1 b' l# ~0 _# F1 b可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。
' M! g7 U; K* O+ ]
! F3 J; E+ v# w. |- U; y我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
/ Q6 o6 L/ {& H) S, j4 n我是菜鸟，希望楼主耐心指教

jimmy:
" p; ~! C$ ^3 L( a6 w" n* R( V- [
比如创建元件,丝印外框统一做在all layer

7 N; o& m. }: i6 T2 x2d线宽不低于5mil
6 Z8 ]8 A6 e1 p& m4 K% C. p# I
TEXT等信息不添加在TOP或BOTTOM层
$ m: G5 s$ q' M  P( e$ r) c% f$ N
0 }' T3 A- V0 ~3 L- ^2 Q% W; d1 [等等...

0 s* ?( W- D1 e  [2 A1 m. w[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊
0 ^, a8 |+ D9 A$ M
jimmy:
$ J4 j  S7 D& r  m) Y: d
3 \) _& |; U9 }  V! Y这种修改起来很费时间。
* e8 e6 \0 }- A% t' F, @
5 Q! z4 k! B0 v: r9 ]# F2 X主要跟你的走线习惯有很大的关系。

我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.
5 }+ L  _  y( k0 ?1 t9 ?3 f
如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

; H/ j# a! q, q: U8 {2 i' ~灌铜后将之删去。

9 s1 q( N& p! n% N8 |- y[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

4 u) k, E) a4 @
这种修改起来很费时间。
, r  ?3 G) p. N+ S) B9 l, G8 O
' H0 u. |$ K) o  S+ d主要跟你的走线习惯有很大的关系。

我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.
: {4 r2 C3 F8 q0 r4 n5 p
如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
0 I. n! K' S; P0 g9 C错误如下:
, O, i6 N# K2 s3 ^! v+ tMixing nets EGND CN2 1 FMI CN2 1
CN2.1 LA4.2 TP42.1 RF2.2
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
- \- f8 {- w* f1 L5 qMixing nets FMINT CF6 1 FMI RF2 1
6 W  [) M% ^* Q" b. ~1 O3 k8 RLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
Warning: deleting signal EGND
**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
/ B) N- ?+ H0 `- {还有个“地”的问题
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
3 Q' Y, J3 l# z# A7 _5 |. r" BTOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
' A" k: d; h( ~) U( g" g0 e可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
8 n, @8 H) C" E7 W$ A我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
2 r3 W! ^' q' i$ L( u关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
7 M& o/ _* d' A: C1 U结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
  v' ~  ~; B% }& c' Q" o9 L只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gate<1>for gate number#<1>   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
" _2 G0 n' d/ l# V为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gatefor gate number#   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

4 X, B8 f+ \& _" q* Z. H
  ~0 P* @3 }0 Z6 n7 z2 Dplease uncheck
allow floating connections

tklin

对思齐:
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
7 x6 M$ n3 p6 g4 N) {. @reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!

2.
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
6 ]7 M0 U+ U2 H% f& c" n) Treply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
8 \3 i8 x$ {& {& c/ c2 {, j重新装了下电脑结果,输出网表时提示      :
Design Name: D:\资料\复件 FINAL.DSN
) }5 t- j* b" W/ x1 S9 m[FMT0012] Can't open first output file
#各位碰到过没有,帮忙啊,先谢谢拉!

4 z: ?# w& ?* k0 Z+ @1 y7 \斑竹救命