allegro新手学习记录贴

Aiby2015

本人新手，最近才认真接触allegro，因为是学生，所以时间会比较多，此贴会持续更新，希望各位大虾指导。欢迎吐槽，不喜勿喷啊。之前一直用AD,现在想转到cadence。QQ 1171638763 人在桂林  下面盗张图：
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Aiby2015

今天在网上收集的一些资料，大家可能不需要~实在太基础了~~~~~然而对于我并非如此：
VCC、VDD、VEE、VSS的区别
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) I/ z: p2 p3 o+ g. q; |. R　　电路设计以及PCB制作中，经常碰见电源符号：VCC、 VDD、VEE、VSS，他们具有什么样的关系那?
　　一、解释
　　VCC：C=circuit 表示电路的意思, 即接入电路的电压
　　VDD：D=device 表示器件的意思, 即器件内部的工作电压;
' y$ p3 ^9 B' U1 t/ L; J6 |　　VSS：S=series 表示公共连接的意思，通常指电路公共接地端电压
+ l# n; _) [! g' a, n% c* D　　二、说明
　　1、对于数字电路来说，VCC是电路的供电电压,VDD是芯片的工作电压(通常Vcc>Vdd)，VSS是接地点。
4 ?6 K0 D" ?+ J5 c' Z) s: u　　2、有些IC既有VDD引脚又有VCC引脚，说明这种器件自身带有电压转换功能。
　　3、在场效应管(或COMS器件)中，VDD为漏极，VSS为源极，VDD和VSS指的是元件引脚，而不表示供电电压。
; W1 V- C, U( B5 _( V; c　　4、一般来说VCC=模拟电源,VDD=数字电源,VSS=数字地,VEE=负电源
　　另外一种解释：
; M1 Z8 j. G9 h　　Vcc和Vdd是器件的电源端。Vcc是双极器件的正，Vdd多半是单级器件的正。下标可以理解为NPN晶体管的集电极C，和PMOS or NMOS场效应管的漏极D。同样你可在电路图中看见Vee和Vss，含义一样。因为主流芯片结构是硅NPN所以Vcc通常是正。如果用PNP结构Vcc就为负了。荐义选用芯片时一定要看清电气参数。.
3 ]# u/ ?* y! c  k  K( F　　Vcc 来源于集电极电源电压, Collector Voltage, 一般用于双极型晶体管, PNP 管时为负电源电压, 有时也标成 -Vcc, NPN 管时为正电压.DSP交流网 DSP学习第一论坛 DSP技术应用与推广平台 DSP开发服务平台
　　Vdd 来源于漏极电源电压, Drain Voltage, 用于 MOS 晶体管电路, 一般指正电源. 因为很少单独用 PMOS 晶体管, 所以在 CMOS 电路中 Vdd 经常接在 PMOS 管的源极上
　　Vss 源极电源电压, 在 CMOS 电路中指负电源, 在单电源时指零伏或接地.
　　Vee 发射极电源电压, Emitter Voltage, 一般用于 ECL 电路的负电源电压.
9 ]0 U$ U! b8 e　　Vbb 基极电源电压, 用于双极晶体管的共基电路.DSP交流网 DSP学习第一论坛 DSP技术应用与推广平台 DSP开发服务平台
- |- k" i/ e7 [　/*******************************************************/
$ ^/ N* k, P6 r! R* S6 B　　单解：
2 z& ]% ?8 o: I4 N: m% d　　VDD：电源电压(单极器件);电源电压(4000系列数字电 路);漏极电压(场效应管)
7 @) p* ^, a9 _; T$ X% D' \9 g　　VCC：电源电压(双极器件);电源电压(74系列数字电路);声控载波(Voice Controlled Carrier)
  }. ^; U- ]/ ~& D　　VSS:：地或电源负极
9 ^" A) l' n  M; |　　VEE：负电压供电;场效应管的源极(S)
　　VPP：编程/擦除电压。
　　详解：
$ o% i( m7 a1 {$ q6 N1 N, z　　在电子电路中，VCC是电路的供电电压, VDD是芯片的工作电压：
1 n$ h8 y8 k# A; l　　VCC：C=circuit 表示电路的意思, 即接入电路的电压， D=device 表示器件的意思, 即器件内部的工作电压，在普通的电子电路中，一般Vcc>Vdd !
　　VSS：S=series 表示公共连接的意思，也就是负极。
　　有些IC 同时有VCC和VDD， 这种器件带有电压转换功能。
　　在“场效应”即COMS元件中，VDD乃CMOS的漏极引脚，VSS乃CMOS的源极引脚， 这是元件引脚符号，它没有“VCC”的名称，你的问题包含3个符号，VCC / VDD /VSS， 这显然是电路符号。
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Aiby2015

下面是今天看到一些为I觉得好的资料，给大家分享下：
Allegro画元件封装时各层的含义
" H& G- n1 n2 r+ e( T: ]/ Spad目录


psm目录（或者把PSM目录分为：shape目录、flash目录、package目录）
/ ~: V8 F4 i; H
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封装制作步骤（前提是焊盘建好了~）
1、添加管脚，可用 x 0 0 命令来定义第一个点的位置；


2、添加装配外形，设置栅格25mil，选择ADD->Line
class和subclass 为 PACKAGE GEOMETRY/ASSEMBLY_TOP；
. b6 `1 B# s$ n: H2 ?  R8 u+ o   添加丝印
class/subclass为PACKAGE GEOMETRY/SILKSCREEN_TOP;


) s" g. B# Q6 r) o  |4 J7 F$ h3、添加标号RefDes
) ^& o" K. G; v2 tclass和subclass 为 REFDES/ASSEMBLY_TOP;输入U*；放在器件的中央；
* {' M/ `$ o. U- r5 q9 Eclass和subclass 为 Device Type/ASSEMBLY_TOP;输入DEV；放在器件的中央；

8 H3 W: N" w7 @$ f  g3 n
class和subclass 为 REFDES/SILKSCREEN_TOP;输入U*；放在器件的上侧中央；
& [/ ?! u  B5 A- z" |  aclass和subclass 为 Device Type/SILKSCREEN_TOP;输入DEV；放在器件的上侧中央；
! e' C+ B3 V5 Z1 `* {- u/ g0 z

# J. X4 O6 j! F+ F4、生成封装边界，点击SHAPE ADD；画出封装的边界。可以检测器件没有放重叠；
) e' W# \* Z/ W! [4 @class和subclass 为 PACKAGE GEOMETRY/PLACE_BOUND_TOP；

5 ?3 y4 Z3 Z* K, Z8 S
5、定义封装高度（可以选择）
选择Setup->Areas->Package Boundary Height;
. G  J: y0 M* L, r& Tclass和subclass 为 PACKAGE GEOMETRY/PLACE_BOUND_TOP；
点击刚才画的封装边界，输入高度；


( S7 T+ \" x: |* E6、添加测试点不能添加的区域（可以选择），点击SHAPE ADD；添加阻止测试点放置的区域；
class和subclass 为 Manufacturing/No_Probe_TOP；
/ A; _6 [* R: r) `* c" E$ G

& g* P1 m+ ^, A2 U8 ~PCB封装的一些规范：
1、在LOLDERMASK_TOP层定义的大小规则：在尺寸允许的范围下，相对BEGIN LAYER层，可以大10mil（两边相加，
   一边就是5mil）;在小尺寸下，大6mil;


/ d6 Q* u  A, o2 k2、对于普通的通孔器件，REGULAR PAD 比DRILL 大20mil； 其它特殊通孔视情况而定，比如说打的过孔可以只大10mil;
  {: t- W7 b, m
$ V5 D& w3 \% \0 i! d! w' H( t
3、对于普通的通孔器件，THERMAL RELIEF、ANTI PAD比REGULAR PAD大20mil；其它特殊通孔视情况而定；
9 \% O, _; }% u" l, t1 m$ I

- y- {( K7 |. \* q4、做器件时必须把DATASHEET做上标记，DATASHEET的名称改为所做器件的名称，然后拷贝到集中的目录；

% t+ G& F+ C: Y& {
+ t8 u" x# `- a# g做双排封装的时候
7 v3 n. b; r' I% X1、 e   = e;
/ e7 ^/ Q+ u" x2 _2、 e1 = Hmax + 24mil(0.6mm) - 焊盘的长度;
3、 E   = Emin - 20mil(0.5mm);
4、 D   = Dmax;
* f: |& ^5 K% t* ?( k* G% p; ?- u
0 i+ T. a4 W8 b
大部分是复制的，莫喷。
* ~" i' H7 ^9 }3 C# T$ z

Aiby2015

焊盘制作各层介绍：

silkscreen top:是字符层，一般称顶层字符或元件面字符，为各元器件的外框及名称标识等，都用此层进行布局，个人认为最好与place_bound_top相同，且带有1脚标识。  

assemly top：是装配层，就是元器件的实际大小，用来产生元器件的装配图。也可以使用此层进行布局；外框尺寸应该为元件除焊盘外的部分（body size）；  

place_bound_top：是元器件封装实际大小，用来防止两个元器件叠加在一起不报错。外框尺寸需要包括焊盘在内。  

1.

关于焊盘的准确尺寸，大家可以去网上下载软件LP Viewer ，我装的是LP Viewer 10.2，也许现在有更高的版本，这里有国际标准的封装及尺寸，画元器件焊盘及封装的时候，可以参考这个软件。

2.

2.1 Regular Pad：具体尺寸更具实际封装的大小，可以参考LP Viewr里面的尺寸。  

2.2 Thermal relief：热涨缩间隙，常用于相同NetList的填充铜薄与 PAD 的间隙。通常比Pad 直径大 20mil(0.5mm)，如果 Pad 直径小于 40mil，根据需要适当减小。  

2.3 Anti Pad：抗电边距，常用于不同NetList的填充铜薄与 PAD的间隙。通常比 Pad直径大 20mil(0.5mm),如果 Pad 直径小于 40mil，根据需要适当减小。  

2.4 SolderMask：通常比规则焊盘大4mil(0.1mm)。  

2.5 Pastemask：通常和规则焊盘大小相仿。  

2.6 Filmmask：应用比较少，用户自己设定。

  

再次归纳：

1.贴片焊盘要有SolderMask_TOP和Pastemask_TOP。 通孔要有SolderMask_TOP和SolderMask_BOTTOM，因为两边都要露在外面。

盲孔要有SolderMask_TOP，因为一边露在外面。

埋孔焊盘不需要SolderMask和Pastemask，因为都在里面。
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现在，问题就来了，谁能告诉我allegro总class和subclass得具体意义？因为最近在画封装，不太清楚这些层的意义，在网上倒是看到一些，但是并不全。下面我会上传我找到的资料。
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; R# T6 K, {5 o1 U: v" L Allegro PCB Editor中的class和subclass讲解.pdf (249.67 KB, 下载次数: 71)

2015-5-16 10:42 上传

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; G# u9 t( S) P5 K' p- x' x! K

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别沉

kinglangji

周末人少，不过这样的帖子早晚得沉。。
class和subclass顾名思义，就是组的意思。
把相关的层面分下组，就是现在的class了。而sub就是把相同的实体放到一层。
+ w1 [! n" I; E4 e; }& H! [这个用文体不太好表述，你用的多了，就自然理解了。
7 g% S, O: p# m- v, h! _关注几个重要的subclass，比如solder，paste，silk，这样，对于其他那些组，也就慢慢理解了

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kinglangji 发表于 2015-5-16 11:54
周末人少，不过这样的帖子早晚得沉。。
  f# d. n( Y+ t8 lclass和subclass顾名思义，就是组的意思。
把相关的层面分下组， ...

) ~) a/ G* l" l) M. f$ n7 T3 Y2 ?

Aiby2015

http://wenku.baidu.com/link?url=cWk9XPHxho9mFifrW6WXPyizK9bSX-VedWgDIsAqFJoEa4geg5CiCpWEyj9eRSyo1e0-5HSIpfDqKufkxCLk4zFS-BUeIDLhWMZ8QURZPzW今天看到的一些信息，分享一下~

Aiby2015

今天就到这。

xiesonny

果然牛逼呀，我也刚学

Aiby2015

xiesonny 发表于 2015-5-16 16:26
果然牛逼呀，我也刚学

& R) H& m) j4 ?  k4 I! p一起 一起。
( \1 x) z1 z0 j" P8 Y

Aiby2015

今天做了一个有极性电容的封装，如图，下面带上文件。我是按照网上找到的封装教程进行的。如果有人在看请看看有何错误 CAP3.zip (6.73 KB, 下载次数: 2)

2015-5-17 15:55 上传

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longzhiming99

为什么总是喜欢把格点打开，不伤眼么，要打开也行，改成其它颜色好不好

辉辉辉辉

俺也在学习。。。。

xiesonny

longzhiming99 发表于 2015-5-18 10:09
为什么总是喜欢把格点打开，不伤眼么，要打开也行，改成其它颜色好不好

! p  i/ F7 R8 h$ t有道理，还是关掉好看，或者换格点颜色