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本帖最后由 hawkgreen 于 2013-12-20 11:56 编辑 6 K- F C8 l V+ C0 n" X
J& ?5 c) [4 M& [5 K3 u
请各位帮指点下：5 K, k0 [' Z# k
为什么我打孔到电源平面，VIA和电源平面不连接呢？以前做的VIA就连接！！请各位帮指点下0 n, z3 o7 U" M, v9 p4 t/ h
情况说明：在第四层的电源层分割出了一个+3.3V的平面：如图一: S/ W! B$ y) O5 m- j- g( q
; |) c( `. V/ ]# R) I/ }/ N% [
) E0 t/ J; E* e然后我将芯片电源管脚+3.3V通过VIA到背面接上去耦电容，如图二：; O" e& a7 ?* O! d
' d3 ?; i$ T+ `6 Z, y5 h
* a! m) Q2 N* K$ X" \. F; \
可视该电源管脚连接的VIA 不和 我分割出来的 +3.3V的平面连接，而以前做的一个VIA就和该+3.3V电源平面连接，如图三：% w6 i! y+ j* L1 Q9 g- K
" }' g- n! d; ^3 T$ w5 V
8 x h& w4 c1 |7 ]
图4：对比左上和右下两个VIA，他们属于同一个网络，右下的就和电源平面连接，左上的就不连接，为什么？T_T" H+ k- [1 ?! K, Y, F" k
请各位 帮看下，这是什么情况？0 z2 F! `9 D- {
我可以确定网络定义都是对的。: n+ g* t1 Y$ M6 x6 H0 x! ^. G
* n- s+ f* N4 I Q% T' k |
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发表于 2013-12-19 09:55
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