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发表于 2008-8-19 15:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
我从orCAD to Allegro时,出现错误.
6 Q1 P9 K% l, T( iNettev 如下,请帮忙看看哪地方出了问题..6 h2 d( A" \3 Y) Y! H8 i7 _

( g  q( L6 ~) Q+ K( a+ a" C2 a
3 f6 O' t4 }; PCadence Design Systems, Inc. netrev 15.7 Tue Aug 19 15:49:19 2008
0 p. L6 x  y. F8 y; d7 ~8 G(C) Copyright 2002 Cadence Design Systems, Inc.
( }3 X- p4 u8 _/ _8 t------ Directives ------
; @; `3 x* l5 `RIPUP_ETCH FALSE;( o. e' U/ I! A! l5 [
RIPUP_SYMBOLS ALWAYS;
# p4 _# B2 e. M# k+ u) cMISSING SYMBOL AS ERROR FALSE;
, j' J! J; @1 u2 P$ |4 _7 gSCHEMATIC_DIRECTORY 'd:\project\project\orcad\allegro';
6 `1 N' Q2 s) s2 H4 a5 iBOARD_DIRECTORY '';
) S( W0 `6 [; B, n; q. r3 }OLD_BOARD_NAME 'halfadd.brd';. [2 g& w$ V4 q; l
NEW_BOARD_NAME 'halfadd.brd';
% T1 `; N1 j/ V: G% [; xCmdLine: netrev.exe -5 -y 1 -n -i d:\project\project\orcad\allegro d:\project\project\orcad\allegro\halfadd.brd d:\project\project\orcad\allegro\halfadd.brd- S" R6 w- q2 u" a
------ Preparing to read pst files ------
8 w2 U: B" K' E' C  xStarting to read d:/project/project/orcad/allegro/pstchip.dat
$ |/ Y, E6 J9 a) f$ v' X1 o   Finished reading d:/project/project/orcad/allegro/pstchip.dat (00:00:00.00)3 s  ^% @, G( W: A; h) i' K
Starting to read d:/project/project/orcad/allegro/pstxprt.dat 1 a, o; ]# Y5 [! {" O
   Finished reading d:/project/project/orcad/allegro/pstxprt.dat (00:00:00.01)
* N2 ~1 l; P- g' I( DStarting to read d:/project/project/orcad/allegro/pstxnet.dat 6 a9 g& B4 I! V  |8 }8 z
   Finished reading d:/project/project/orcad/allegro/pstxnet.dat (00:00:00.00)! V% w' [* _* v9 @% m* r4 Q8 h% j
------ Oversights/Warnings/Errors ------
, W, }0 o* G5 v9 x; e
9 t# w, d5 l% p4 s. C" D# a# Q#1   WARNING(304) Device/Symbol check warning detected.
0 j- E& D0 A+ r4 L- A" L! _Symbol 'DIP14' for device '74LS04_DIP14_74LS04' not found in PSMPATH or must be "dbdoctor"ed.
; t  t+ Q9 S5 o3 U    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat./ y* }( j) j6 u! x) c; j% C) a
#2   WARNING(304) Device/Symbol check warning detected.% ?( q# {9 L  F7 [7 B' |0 F, ?0 j
Symbol 'DIP14' for device '74LS08_DIP14_74LS08' not found in PSMPATH or must be "dbdoctor"ed.
9 F$ L7 K& O/ i    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.8 N; }# l. H9 k0 L# b# L7 N' G
#3   WARNING(304) Device/Symbol check warning detected.% z8 }/ H+ |. }$ g; s0 E
Symbol 'DIP14' for device '74LS32_DIP14_74LS32' not found in PSMPATH or must be "dbdoctor"ed.
$ u; n0 B. _& C+ j- y8 X    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.& e+ R8 e4 O$ k  I1 U
------ Library Paths ------
' b0 S  T+ X$ Z. u; Z8 hMODULEPATH =  .
! h6 `0 L% X; G7 a3 e0 L           F:/Cadence/SPB_15.7/share/local/pcb/modules
* \  L! g# z7 g4 s1 S1 hPSMPATH =  .
( F. T' n7 H$ t5 C           symbols
/ Y& P% X2 W( P  W           .. 6 s2 {) K/ o( ~! @+ k
           ../symbols ; L/ n/ L* I  P6 i, M3 l
           F:/Cadence/SPB_15.7/share/local/pcb/symbols 5 n+ L. h5 h: x; L# k0 Y  V
           F:/Cadence/SPB_15.7/share/pcb/pcb_lib/symbols
9 j0 h" Z& w  d6 Z8 E4 z           F:/Cadence/SPB_15.7/share/pcb/allegrolib/symbols
2 w* b) s4 h# q, [  S: XPADPATH =  . ' m, b4 H) t5 @' O* A1 ]$ _
           symbols % n4 ]2 ~- X( ^6 _& `# d
           .. * O0 n' b! T( ]
           ../symbols
& d4 X9 a0 L' M2 J# w           F:/Cadence/SPB_15.7/share/local/pcb/padstacks
7 `3 q3 U( u, O* L8 s- }           F:/Cadence/SPB_15.7/share/pcb/pcb_lib/symbols 4 _2 ]5 N4 j' R7 t) |2 l$ U; V9 k
           F:/Cadence/SPB_15.7/share/pcb/allegrolib/symbols
- w" E" n$ x# H7 e+ k2 L/ Y0 r
% ^1 F! h3 ?% b' [8 x. _. E------ Summary Statistics ------" X+ [! R% |' ]6 D& g
) G) |8 D& G( B
netrev run on Aug 19 15:49:19 2008( G- ?! v7 R$ ]% G% N6 z" u# j
   DESIGN NAME : 'HALFADD'
2 v# R* v1 N3 |  I, {: M- g3 K   PACKAGING ON May 28 2006 22:05:31
. l/ ]4 U8 z! H% R2 {& c. }; V   COMPILE 'logic'
- s  ~% s: a* ^4 o$ j$ g   CHECK_PIN_NAMES OFF
: M! @( b' N; ]   CROSS_REFERENCE OFF
  f5 D6 V0 r6 D: S   FEEDBACK OFF% f" R0 f8 }7 H0 Y2 E
   INCREMENTAL OFF8 b- T, B& l  t7 i# B* D1 S# c" |
   INTERFACE_TYPE PHYSICAL
$ k, }" p5 d5 m5 O   MAX_ERRORS 500, n, u/ @5 P' R# j+ `0 Y( {
   MERGE_MINIMUM 5
( S* m9 i! ]2 v( d   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
7 Q9 u! j! y/ }6 ?   NET_NAME_LENGTH 24
4 G/ ^5 T3 f! D2 L   OVERSIGHTS ON& j8 _: ]% l1 r( l" u
   REPLACE_CHECK OFF6 `  j$ h, Z) M5 ]  k3 h
   SINGLE_NODE_NETS ON! P$ H& q; E4 L, m0 ~% z: `. c
   SPLIT_MINIMUM 0+ ]% a& y8 E1 ~+ Y7 S5 @1 T
   SUPPRESS   20" U  R3 P( m$ p& M% O/ o
   WARNINGS ON! d: \9 `5 ?, ^4 q
No error detected) J8 r& _: X/ T6 I
No oversight detected- y( b3 {: b) X2 @/ ~
  3 warnings detected8 @% T- s4 O) V1 l' N. i
cpu time      0:00:14
+ {0 i1 g' s1 d( b% p9 {elapsed time  0:00:00
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发表于 2008-8-19 16:18 | 只看该作者
封装没有找到吧,应该有个封装对应的PSM文件。

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 楼主| 发表于 2008-8-19 17:22 | 只看该作者
你的意思是,我在创建Netlist前,要在Allegro中做好原理图中各零件的封装?

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发表于 2008-8-20 10:55 | 只看该作者
最好是这样,不过如果不直接从CIS里将Netlist导入到Allegro中的话,即只生成Netlist是不会要求有相应封装的。但是一旦需要导入到Allegro中的话,那就必须要有相应的封装。
7 x+ _' \) r; P4 r+ D
+ M* f( A+ Q- T6 f3 W# |[ 本帖最后由 lihuizju 于 2008-8-20 10:57 编辑 ]

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发表于 2009-1-5 15:08 | 只看该作者
楼主,您的这个问题怎么解决的啊?我也遇到同样的问题

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发表于 2009-1-5 15:35 | 只看该作者
我今天也遇到这样的问题了,已经解决了。你把DIP14.dra、DIP14.psm和相应的焊盘文件放到封装目录下就ok了。要是没有这样的文件你就必须自己做封装了。

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发表于 2012-6-18 15:15 | 只看该作者
恩,楼上正解,
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