FPGA不能实现逻辑

thinkzero

       做了块儿电路板，板上有一块stratix II FPGA,有两种配置方式AS和JTAG. 写了非常简单的代码，将一个管脚（标示为A)置低，该管脚所在bank电压2.5V，代码烧录AS和JTAG都没有报错，测试置低的管脚电压约为2.2V.
      针对问题又做了下面测试
5 r( E! Z6 }4 a# E$ c, L. X       1. 将A管脚置1 .
- w0 y' z  J" I1 q       2. 不用A管脚，在软件里的unused pin设置里设成输出接地 。
% B% N  k) d; h& ?: T. d( E       3. 将B管脚置1和置0，B管脚的电压始终为1.6V左右。
       测试上面的情况A管脚电压任然为2.2V左右。
" ?* \" F2 G8 C- j1 ?       为什么不能实现配置逻辑呢？请问大家这个可能是什么原因？初次做板，希望大家多多指点，不剩感激。

thinkzero

补充：B管脚所在BANK电压标准1.8v

zgq800712

电路图和代码发上来看看。
可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
什么也没有，谁也不好说。

thinkzero

zgq800712 发表于 2013-8-14 08:20
电路图和代码发上来看看。
* s4 t, e& a* E% Q% R6 }可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
. C3 u/ I, b" s% g0 k  n0 }, a9 q什么也没有 ...

代码如下和相应电路截图
: ]* E5 |4 Q6 e1 x& o% R$ L8 Q0 qlibrary ieee;
8 S5 v. p6 P) ]3 e5 Wuse ieee.std_logic_1164.all;
entity test is
port ( clk :in std_logic ;
8 n0 `: r; E; _) w        c ,k_nut std_logic);
end test;
architecture test of test is

7 j; N, a+ c) e9 i8 v0 obegin
( d) l) W. n) k/ \) S& i c<='0';
k_n<='0';
7 X# a5 r4 s* ^( f+ t( e5 e  ^* |& Dend test;

thinkzero

thinkzero 发表于 2013-8-14 17:20
代码如下和相应电路截图
+ {  ^& i9 s; _2 l; t' y" q, `library ieee;
use ieee.std_logic_1164.all;

补充下：
        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

zgq800712

thinkzero 发表于 2013-8-14 17:22
5 T8 E0 ^$ U/ E8 Z1 `* ~补充下：
3 I0 ~% }8 [  }1 j0 u        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

' V8 I& J, e) Z7 x+ V0 p: ?2 c( ~你那个可能会被优化掉，你看下RTL视图，是不是对的。

thinkzero.rar (237 Bytes, 下载次数: 2)

2013-8-15 08:42 上传

点击文件名下载附件
下载积分: 威望 -5

& F3 R! a+ i# v# m用我这个verilog试下，和你这个端口名称多一样。
用AS下进去在上下电，还不行的话，看下配置引脚对不对，可能你接错了。
7 g( B, ?0 m% s# m7 T

thinkzero

zgq800712 发表于 2013-8-15 08:46
  u- n5 d9 i3 C/ W; ^你那个可能会被优化掉，你看下RTL视图，是不是对的。

( d# g; Q  t! Y首先谢谢zgq800712
6 A- I) Q4 d; Y0 P        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
        检查了电路连接，使用了10K上拉。从这个角度可以明白为什么会出现不能实现任何逻辑，因为FPGA始终处在配置状态，没有进入用户状态。只是不知道为什么conf_done 不能在配置后拉高？

zgq800712

thinkzero 发表于 2013-8-15 23:01
6 C$ i  v% p, S首先谢谢zgq800712
" {: Z1 s# L" u8 C! G# B- z        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
* P; _- g  V  j( g: e! X% S. c! E* H* ^8 k ...

还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

thinkzero

zgq800712 发表于 2013-8-16 08:06
还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

问题解决：
       通过conf_done发现n_config始终为低，然后发现重载按钮将N_CONFIG始终拉低，四角按钮封装方向有误。按钮重新焊接后FPGA能实现逻辑，通过signal tap II检测逻辑功能能正常。谢谢帮助！